HDL Coder

Generierung von VHDL- und Verilog-Code für FPGA- und ASIC-Entwürfe

HDL Coder generiert portablen, synthetisierbaren Verilog^®- und VHDL^®-Code aus MATLAB^®-Funktionen, Simulink^®-Modellen und Stateflow^®-Diagrammen. Der generierte HDL-Code kann für die FPGA-Programmierung oder für ASIC-Prototypen und ‑Entwürfe verwendet werden.

HDL Coder umfasst einen Workflow Advisor für die automatisierte Programmierung von Xilinx^®-, Microsemi^®- und Intel^®-FPGAs. Sie können die HDL-Architektur (49:42) und -Implementierung steuern, kritische Pfade hervorheben und Schätzungen der Hardwareressourcennutzung generieren. HDL Coder ermöglicht die Rückverfolgbarkeit zwischen Ihrem Simulink-Modell und dem erzeugten Verilog- bzw. VHDL-Code und damit auch die Codeverifizierung bei Hochintegritätssystemen gemäß DO-254 und anderen Standards.

Was ist der HDL Coder?

HDL-Codegenerierung

Entwickeln und verifizieren Sie stark abstrahierte Hardwareentwürfe und generieren Sie automatisch synthetisierbaren RTL-Code für FPGA-, ASIC- oder SoC-Zielsysteme.

Abstrahierter Hardwareentwurf

Wählen Sie aus über 300 HDL-fähigen Simulink-Blöcken, MATLAB-Funktionen und Stateflow-Diagrammen für den Entwurf Ihres Subsystems. Simulieren Sie das Hardwareverhalten Ihres Entwurfs, eruieren Sie alternative Architekturen und generieren Sie synthetisierbaren VHDL- oder Verilog-Code.

Unterstützte Blöcke für die HDL-Codegenerierung

Ein Mixed-Signal- und Model-Based Design-Ablauf für Automobilsensoren (25:45)

Entwurf einer Funktestumgebung mit HDL Coder (22:43)

Hardware Design

Ergänzen Sie Algorithmenentwürfe um Elemente einer Hardwarearchitektur.

Hardwarearchitektur eines Algorithmus zur Pulserkennung.

Herstellerunabhängiger Entwurf

Generieren Sie synthetisierbaren RTL-Code für eine Vielzahl an Implementierungsabläufen und FPGA-, ASIC- und SoC-Bauteilen. Dieselben Modelle können problemlos für Prototypen und zum Erzeugen von Produktionscode wiederverwendet werden

Accelerating Sensor Development with Rapid Prototyping and Model-Based Design

Semtech beschleunigt Entwicklung von FPGAs und ASICs für Digitalreceiver

Bereitstellung von Algorithmen für beliebige FPGA-, ASIC- oder SoC-Hardware.

Generierung von effizientem herstellerunabhängigen und synthetisierbaren RTL-Code, der auf beliebigen FPGA-, ASIC- oder SoC-Geräten bereitgestellt werden kann.

Lesbarer, rückverfolgbarer HDL-Code

Stellen Sie die Rückverfolgbarkeit zwischen Ihren Anforderungen, Modellen und HDL sicher, um funktionalen Sicherheitsstandards wie DO-254, ISO 26262 und IEC 61508 zu entsprechen. Der generierte HDL-Code erfüllt die in der Branche üblichen Regeln und istfür Code-Reviews lesbar.

ASIC- und FPGA-Workflow für ISO 26262 und IEC 61508 (3:06)

Konformität mit STARC und DO-254 mithilfe von generiertem Code aus HDL Coder

Model-Based Design bei sicherheitskritischen Avioniksystemen (21:59)

Der von Ultra Electronics eingesetzte Ansatz zum Model-Based Design sicherheitskritischer FPGAs (23:12)

Model-Based Design zur DO-254-Zertifizierungskonformität

HDL Coder generiert lesbaren und synthetisierbaren Code, der mit dem zur Erzeugung genutzten Modell verknüpft bleibt.

Generierter HDL-Code ist mit dem Quellmodell und den Anforderungen verknüpft.

Planbare Fertigstellung von Entwürfen

Erleichtern Sie Ingenieuren beim Entwurf von Algorithmen und Hardware die Zusammenarbeit in einer gemeinsamen Umgebung, sodass sie ihre individuelle Expertise einbringen können und keine Kommunikationslücken entstehen, wie dies bei herkömmlichen Workflows mit Spezifikationsdokumenten und handcodierten RTL-Segmenten oft der Fall ist

Schnellere Hardwareentwicklung

Dank der Integration des Algorithmen- und Hardwareentwurfs in einer einheitlichen Umgebung lassen sich die hochwertigsten Systementwürfe deutlich effizienter bestimmen. Sie erkennen zudem frühzeitig im Workflow, wie die Hardwareimplementierung sich möglicherweise auf Algorithmenbeschränkungen auswirkt.

Driving the Adoption of Model-Based Design for Communications System Development at Hitachi

Philips Healthcare Develops Smart Digital RF Power Subsystem for MRI Systems

Durch effiziente Zusammenarbeit werden Details der Hardwareimplementierung frühzeitig im Workflow zu Algorithmen hinzugefügt.

Besser optimierte Entwürfe

Testen Sie eine Vielzahl an Optionen für die Hardwarearchitektur und Festkomma-Quantisierung, bevor Sie sich für eine bestimmte RTL-Implementierung entscheiden. Synthesetechniken auf hoher Abstraktionsebene sorgen für die effiziente Zuordnung zuBauteileressourcen wie Logik, DSP-Blöcken und RAM.

Generierung von HDL-Code für einen Gigasamples-Per-Second (GSPS) Channelizer

Effiziente Festkomma-Implementierung eines Filters auf einem FPGA (2:11)

Rapid Prototyping mit Hilfe von HDL Coder (20:51)

Der Entwurf auf hoher Abstraktionsebene ermöglicht die schnelle Evaluierung einer Vielzahl an Hardwarearchitekturen und Implementierungsoptionen.

Schnelle Evaluierung verschiedenster Implementierungsoptionen.

Frühzeitige Verifizierung

Simulieren Sie digitale bzw. analoge Funktionen und Softwarefunktionalität auf Systemebene frühzeitig in Ihrem Workflow und sorgen Sie für die kontinuierliche Integration, während Sie Ihre Modelle weiter für die Implementierung anpassen. Verwalten Sie Testsuites, messen Sie die Testabdeckung und erzeugen Sie Komponenten für die zügige RTL-Verifikation.

Verbesserung der RTL-Verifikation durch Anbindung an MATLAB (41:03)

Verifikation, Validierung und Test in Simulink

Durch frühzeitigere Verifizierung werden Bugs eher gefunden und SystemVerilog-DPI-C-Modelle generiert, um die RTL-Verifizierung schneller zu starten.

Verifikation und Debugging von abstrahierter Funktionalität sowie Generierung von Modellen für die RTL-Verifikation.

Bereitstellung auf FPGAs, ASICs und SoCs

Stellen Sie Ihren Code automatisch für Prototypen- oder Produktionshardware und für eine Vielzahl an Bauteilen und Platinen bereit.

FPGA-basierte Bauteile

Generieren Sie RTL-Code, der effizient auf Xilinx-, Intel- und Microsemi-FPGAs sowie SoC-Bauteile abgebildet werden kann. Eingaben und Ausgaben können Sie mithilfe von Hardware-Supportpaketen für gängige Platinen oder mit eigenen Referenzentwürfen den I/O-Pins und AXI-Registern auf Bauteilebene zuordnen.

Unterstützte FPGA-Synthesetools und -Hardware

Schnellere und genauere Steuerung von Elektromotoren mit Wechselwiderstand mithilfe von Zynq SoCs (24:20)

Setzen Sie MATLAB-Algorithmen auf FPGA für Prototyping ein

Bereitstellung für FPGA-Prototypen oder benutzerdefinierte FPGA-Platinen für die Produktion.

Testen eines Algorithmus für die Funkkommunikation auf einer FPGA-Prototypenplatine.

ASIC-Workflows

Entwerfen und verifizieren Sie abstrahierte Hardwarefunktionalität und -architekturen im Kontext Ihrer gemischten analogen bzw. digitalen Systeme und Softwaresysteme. Generieren Sie dann lesbaren und regelkonformen RTL-Code, der eine hohe Ergebnisqualität (QoR) auf ASIC-Hardware erzielt.

Faraday Accelerates SIP Development and Shrinks NAND Flash Controller ECC Engine Gate Count by 57% with Model-Based Design

Top-Down-FPGA- und ASIC-Entwurf sowie -Verifizierung mit MATLAB

Model-Based Design von ASICs mit extrem niedrigem Stromverbrauch für implantierbare Medizinprodukte mithilfe von HDL Coder

Echtzeit-Simulation und -Tests

Sie können programmierbare FPGA-E/A-Module von Speedgoat und anderen Herstellern mit dem HDL-Workflow-Advisor ansteuern und mit Simulink Real-Time™ simulieren. Native Fließkomma-HDL-Codegenerierung (9:19) vereinfacht Workflows zugunsten von äußerst akkuratem Prototyping.

FPGA-I/O-Platinenprogrammierung und konfiguration mit Speedgoat

CPU-, FPGA- und E/A-Lösungen für Echtzeit-Simulationen und -Tests mit Simulink (16:24)

Import von HDL-Codierer-Exporten in NI LabVIEW FPGA

Führen Sie Simulationen in Echtzeit durch, indem Sie ein Simulink-Subsystem auf einer FPGA-E/A-Platine von Speedgoat implementieren.

Nutzung von HDL Workflow Advisor beim Entwurf für eine FPGA-I/O-Platine von Speedgoat.

Ausgewählte Anwendungen

Entwerfen und generieren Sie Code für Signalverarbeitungs- und Regleranwendungen, die Leistung und Effizienz auf Niveau kundenspezifischer digitaler Hardware erfordern.

Funkkommunikation

Entwerfen Sie Algorithmen auf Systemebene mithilfe von erfassten oder live übertragenen Signalen und fügen Sie dann Hardwarearchitekturdetails hinzu oder verwenden Sie bereits vorhandene Subsysteme und Blöcke der Wireless HDL Toolbox™ . Die Bereitstellung kann für vorkonfigurierte SDR-Plattformen (Software-Defined Radio) oder benutzerdefinierte Zielhardware erfolgen.

Vom Wireless-Standard zu Software-Defined Radio: FPGA-Implementierung eines LTE-Entwurfs (41:52)

Experte für 5G-Algorithmen bei Huawei: Ein Insider-Blick

Zynq-SDR-Unterstützung der Communications Toolbox

Xilinx RFSoC Support from HDL Coder

Entwurf von Hardwareimplementierungen für 5G-, LTE-, WLAN- oder benutzerdefinierte Drahtloskommunikationsalgorithmen.

Implementierung von Hardwarearchitekturen für Funkkommunikationsalgorithmen.

Motor- und Leistungssteuerung

Implementieren Sie komplexe latenzarme Steuerungs- und Regelungssysteme auf FPGA-, ASIC- oder SoC-Hardware, ohne dabei die gegebenenfalls nötige Fließkomma (9:19)-Genauigkeit zu verlieren. Simulieren Sie Regelstreckenmodelle, stellen Sie Ihren Entwurf für Prototypen bereit und verwenden Sie genutzte Modelle erneut für die Produktionsbereitstellung.

Prototyping von SoC-basierten Motorsteuerungen mit MATLAB und Simulink (19:41)

3T Develops Robot Emergency Braking System with Model-Based Design

Entwicklung von Stromrichter-Regelungssoftware für den J-PARC-Partikelbeschleuniger

Bereitstellung von Motorsteuerungs-Algorithmen auf FPGAs — Überblick (4:03)

Bereitstellung von ultraschnellen und komplexen Motor- und Energiesteuerungsentwürfen für FPGA- und ASIC-Hardware.

Generierung von HDL aus Fließkomma-Algorithmen zur Motorregelung.

Video- und Bildverarbeitung

Generieren Sie effizienten RTL-Code aus Blöcken und Subsystemen von Vision HDL Toolbox™, die Streaminghardware-Implementierungen von Bildverarbeitungsalgorithmen modellieren. Verbessern Sie Algorithmen durch Modellierung der Speicher- und Software-Transaktionslatenz mit SoC Blockset™.

Bildverarbeitung für FPGA (5 Videos)

Punktwolkenverarbeitung mit HDL Coder (20:59)

Unterstützung für Xilinx Zynq durch Vision HDL Toolbox

Implementierung von effizienter Hochgeschwindigkeitshardware für die Video- und Bildverarbeitung.

HDL-optimierte Blöcke für die Video- und Bildverarbeitung.

HIL-Regelstreckenmodellierung

Erstellen Sie Echtzeit-Simulationen komplexer Simscape™-HIL-Regelstreckenmodelle (Hardware-in-the-Loop), die auf FPGA-RCP-Systemen (Rapid Control Prototyping) ausgeführt werden. Mit Simscape HDL Workflow Advisor lassen sich automatisch Speedgoat-FPGA-I/O-Module programmieren.

Bereitstellung von Simscape-Regelstreckenmodellen für Speedgoat-FPGA-I/O-Module

FPGA-basierte Hardware-In-the-Loop (HIL) Simulation für die Leistungselektronik (49:14)

Beschleunigte HIL-Simulation (Hardware-in-the-Loop) mit kürzeren Zeitschritten durch Bereitstellung von Regelstreckenmodellen für Speedgoat-FPGA-E/A-Module.

Konvertierung eines Simscape-Regelstreckenmodells zur Bereitstellung auf einer Speedgoat-FPGA-I/O-Platine

Workflow für Entwurf und Verifikation

Die Verknüpfung von Algorithmenentwurf und Hardwareimplementierung umfasst mehr als nur die HDL-Codegenerierung. Lernen Sie bewährte Vorgehensweisen für Prototyping- und Produktions-Workflows kennen.

Entwurf für Hardware

Entwickeln Sie Algorithmen, die effizient mit Streamingdaten arbeiten. Fügen Sie Hardwarearchitekturdetails mit HDL-fähigen Simulink-Blöcken, benutzerdefinierten MATLAB-Funktionen und Stateflow-Diagrammen hinzu.

Infraredx Accelerates FPGA Development on First-of-Its-Kind Intravascular Imaging System

Tutorial zum Selbststudium für HDL Coder

Generierung von HDL-Code aus Simulink-Trainingsklasse (1:31)

In 5 Schritten von MATLAB zum FPGA

Vom Fließkomma zum Festkomma

Bei der Festkomma-Quantisierung werden zugunsten einer effizienteren Implementierung Abstriche bei der numerischen Genauigkeit in Kauf genommen. Fixed-Point Designer™ ermöglicht die Automatisierung und Verwaltung dieses Prozesses, während die native Fließkomma (9:19)-HDL-Codegenerierung für Genauigkeit bei Operationen mit breiten dynamischen Bereichen sorgt.

FPGA für DSP-Anwendungen: Festkomma-Verfahren leicht gemacht (30:45)

Festkomma-Konvertierung ist bei FPGA- und ASIC-Bereitstellungen nicht immer zwingend nötig

DEMCON Reduces Development Time for FPGA-Controlled Surgical Instrument

Der Workflow für die Festkomma-Konvertierung automatisiert und erleichtert Ihnen die Auswahl Ihrer effizientesten Implementierung.

Automatisieren Sie die Festkomma-Quantisierung, synthetisieren Sie mit nativem Fließkomma oder kombinieren Sie beide Ansätze.

Prototyping und Verifikation

Eliminieren Sie Bugs frühzeitig dank vorgezogener Verifikation und stellen Sie sicher, dass die Hardware im Systemkontext wie erwartet funktioniert. Mit HDL Verifier™ können Sie FPGA-Prototypen direkt aus MATLAB und Simulink heraus debuggen und die nötigen Komponenten für eine schnellere RTL-Verifikation generieren.

Verifikation der HDL-Implementierung von PID-Reglern mittels FPGA-in-the-Loop

Harris Accelerates Verification of Signal Processing FPGAs

Verifikation der Hardwareimplementierung für die Radarsignalverarbeitung im Automobil mit MATLAB (26:55)

Verifizieren Sie abstrahierte Funktionalität, simulieren Sie generierten HDL-Code auf einem mit Simulink verbundenen FPGA und erzeugen Sie die nötigen Simulationsmodelle.

Produktressourcen:

Dokumentation Funktionen Block Technische Artikel Anwenderberichte System-Voraussetzungen Versionshinweise Videos und Webinare Beispiele

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Generierung von VHDL- und Verilog-Code für FPGA- und ASIC-Entwürfe

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Echtzeit-Simulation und -Tests

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