HDL Coder
Generierung von VHDL- und Verilog-Code für FPGA- und ASIC-Entwürfe
HDL Coder generiert portablen, synthetisierbaren Verilog®- und VHDL®-Code aus MATLAB®-Funktionen, Simulink®-Modellen und Stateflow®-Diagrammen. Der generierte HDL-Code kann für die FPGA-Programmierung oder für ASIC-Prototypen und ‑Entwürfe verwendet werden.
HDL Coder umfasst einen Workflow Advisor für die automatisierte Programmierung von Xilinx®-, Microsemi®- und Intel®-FPGAs. Sie können die HDL-Architektur (49:42) und -Implementierung steuern, kritische Pfade hervorheben und Schätzungen der Hardwareressourcennutzung generieren. HDL Coder ermöglicht die Rückverfolgbarkeit zwischen Ihrem Simulink-Modell und dem erzeugten Verilog- bzw. VHDL-Code und damit auch die Codeverifizierung bei Hochintegritätssystemen gemäß DO-254 und anderen Standards.
Jetzt Loslegen:
Abstrahierter Hardwareentwurf
Wählen Sie aus über 300 HDL-fähigen Simulink-Blöcken, MATLAB-Funktionen und Stateflow-Diagrammen für den Entwurf Ihres Subsystems. Simulieren Sie das Hardwareverhalten Ihres Entwurfs, eruieren Sie alternative Architekturen und generieren Sie synthetisierbaren VHDL- oder Verilog-Code.
Hardwarearchitektur eines Algorithmus zur Pulserkennung.
Herstellerunabhängiger Entwurf
Generieren Sie synthetisierbaren RTL-Code für eine Vielzahl an Implementierungsabläufen und FPGA-, ASIC- und SoC-Bauteilen. Dieselben Modelle können problemlos für Prototypen und zum Erzeugen von Produktionscode wiederverwendet werden
Generierung von effizientem herstellerunabhängigen und synthetisierbaren RTL-Code, der auf beliebigen FPGA-, ASIC- oder SoC-Geräten bereitgestellt werden kann.
Lesbarer, rückverfolgbarer HDL-Code
Stellen Sie die Rückverfolgbarkeit zwischen Ihren Anforderungen, Modellen und HDL sicher, um funktionalen Sicherheitsstandards wie DO-254, ISO 26262 und IEC 61508 zu entsprechen. Der generierte HDL-Code erfüllt die in der Branche üblichen Regeln und istfür Code-Reviews lesbar.
Generierter HDL-Code ist mit dem Quellmodell und den Anforderungen verknüpft.
Planbare Fertigstellung von Entwürfen
Erleichtern Sie Ingenieuren beim Entwurf von Algorithmen und Hardware die Zusammenarbeit in einer gemeinsamen Umgebung, sodass sie ihre individuelle Expertise einbringen können und keine Kommunikationslücken entstehen, wie dies bei herkömmlichen Workflows mit Spezifikationsdokumenten und handcodierten RTL-Segmenten oft der Fall ist
Schnellere Hardwareentwicklung
Dank der Integration des Algorithmen- und Hardwareentwurfs in einer einheitlichen Umgebung lassen sich die hochwertigsten Systementwürfe deutlich effizienter bestimmen. Sie erkennen zudem frühzeitig im Workflow, wie die Hardwareimplementierung sich möglicherweise auf Algorithmenbeschränkungen auswirkt.
Durch effiziente Zusammenarbeit werden Details der Hardwareimplementierung frühzeitig im Workflow zu Algorithmen hinzugefügt.
Besser optimierte Entwürfe
Testen Sie eine Vielzahl an Optionen für die Hardwarearchitektur und Festkomma-Quantisierung, bevor Sie sich für eine bestimmte RTL-Implementierung entscheiden. Synthesetechniken auf hoher Abstraktionsebene sorgen für die effiziente Zuordnung zuBauteileressourcen wie Logik, DSP-Blöcken und RAM.
Schnelle Evaluierung verschiedenster Implementierungsoptionen.
Frühzeitige Verifizierung
Simulieren Sie digitale bzw. analoge Funktionen und Softwarefunktionalität auf Systemebene frühzeitig in Ihrem Workflow und sorgen Sie für die kontinuierliche Integration, während Sie Ihre Modelle weiter für die Implementierung anpassen. Verwalten Sie Testsuites, messen Sie die Testabdeckung und erzeugen Sie Komponenten für die zügige RTL-Verifikation.
Verifikation und Debugging von abstrahierter Funktionalität sowie Generierung von Modellen für die RTL-Verifikation.
FPGA-basierte Bauteile
Generieren Sie RTL-Code, der effizient auf Xilinx-, Intel- und Microsemi-FPGAs sowie SoC-Bauteile abgebildet werden kann. Eingaben und Ausgaben können Sie mithilfe von Hardware-Supportpaketen für gängige Platinen oder mit eigenen Referenzentwürfen den I/O-Pins und AXI-Registern auf Bauteilebene zuordnen.
Testen eines Algorithmus für die Funkkommunikation auf einer FPGA-Prototypenplatine.
ASIC-Workflows
Entwerfen und verifizieren Sie abstrahierte Hardwarefunktionalität und -architekturen im Kontext Ihrer gemischten analogen bzw. digitalen Systeme und Softwaresysteme. Generieren Sie dann lesbaren und regelkonformen RTL-Code, der eine hohe Ergebnisqualität (QoR) auf ASIC-Hardware erzielt.
Echtzeit-Simulation und -Tests
Schreiben Sie Code für programmierbare FPGA-I/O-Module von Speedgoat mit HDL Workflow Advisor und simulieren Sie sie mittels Simulink Real-Time™. Native Fließkomma-HDL-Codegenerierung vereinfacht Workflows zugunsten von äußerst akkuratem Prototyping.
Nutzung von HDL Workflow Advisor beim Entwurf für eine FPGA-I/O-Platine von Speedgoat.
Funkkommunikation
Entwerfen Sie Algorithmen auf Systemebene mithilfe von erfassten oder live übertragenen Signalen und fügen Sie dann Hardwarearchitekturdetails hinzu oder verwenden Sie bereits vorhandene Subsysteme und Blöcke der Wireless HDL Toolbox™ . Die Bereitstellung kann für vorkonfigurierte SDR-Plattformen (Software-Defined Radio) oder benutzerdefinierte Zielhardware erfolgen.
Implementierung von Hardwarearchitekturen für Funkkommunikationsalgorithmen.
Motor- und Leistungssteuerung
Implementieren Sie komplexe latenzarme Steuerungs- und Regelungssysteme auf FPGA-, ASIC- oder SoC-Hardware, ohne dabei die gegebenenfalls nötige Fließkomma-Genauigkeit zu verlieren. Simulieren Sie Regelstreckenmodelle, stellen Sie Ihren Entwurf für Prototypen bereit und verwenden Sie genutzte Modelle erneut für die Produktionsbereitstellung.
Generierung von HDL aus Fließkomma-Algorithmen zur Motorregelung.
Video- und Bildverarbeitung
Generieren Sie effizienten RTL-Code aus Blöcken und Subsystemen von Vision HDL Toolbox™, die Streaminghardware-Implementierungen von Bildverarbeitungsalgorithmen modellieren. Verbessern Sie Algorithmen durch Modellierung der Speicher- und Software-Transaktionslatenz mit SoC Blockset™.
HDL-optimierte Blöcke für die Video- und Bildverarbeitung.
HIL-Regelstreckenmodellierung
Erstellen Sie Echtzeit-Simulationen komplexer Simscape™-HIL-Regelstreckenmodelle (Hardware-in-the-Loop), die auf FPGA-RCP-Systemen (Rapid Control Prototyping) ausgeführt werden. Mit Simscape HDL Workflow Advisor lassen sich automatisch Speedgoat-FPGA-I/O-Module programmieren.
Konvertierung eines Simscape-Regelstreckenmodells zur Bereitstellung auf einer Speedgoat-FPGA-I/O-Platine
Entwurf für Hardware
Entwickeln Sie Algorithmen, die effizient mit Streamingdaten arbeiten. Fügen Sie Hardwarearchitekturdetails mit HDL-fähigen Simulink-Blöcken, benutzerdefinierten MATLAB-Funktionen und Stateflow-Diagrammen hinzu.
Vom Fließkomma zum Festkomma
Bei der Festkomma-Quantisierung werden zugunsten einer effizienteren Implementierung Abstriche bei der numerischen Genauigkeit in Kauf genommen. Fixed-Point Designer™ ermöglicht die Automatisierung und Verwaltung dieses Prozesses, während die native Fließkomma-HDL-Codegenerierung für Genauigkeit bei Operationen mit breiten dynamischen Bereichen sorgt.
Automatisieren Sie die Festkomma-Quantisierung, synthetisieren Sie mit nativem Fließkomma oder kombinieren Sie beide Ansätze.
Prototyping und Verifikation
Eliminieren Sie Bugs frühzeitig dank vorgezogener Verifikation und stellen Sie sicher, dass die Hardware im Systemkontext wie erwartet funktioniert. Mit HDL Verifier™ können Sie FPGA-Prototypen direkt aus MATLAB und Simulink heraus debuggen und die nötigen Komponenten für eine schnellere RTL-Verifikation generieren.
Verifizieren Sie abstrahierte Funktionalität, simulieren Sie generierten HDL-Code auf einem mit Simulink verbundenen FPGA und erzeugen Sie die nötigen Simulationsmodelle.
AXI4-Stream für MIMO
Erzeugen von IP-Kernen mit mehreren in/Out-Kanälen
AXI-Master mit hoher Bandbreite
Erzeugen von IP-Kernen mit bis zu 512 Bits auf einem AXI4-Masterdatenport
Simscape Hardware-in-the-Loop
Entwicklung von HDL aus mehreren Simscape-Netzen
HDL-Output mit Obfuskation
Erzeugen von HDL-Code (nur Text) mit randomisierten Namenskennungen
Gigasample per Second (GSPS) NCO
Erzeugen Frame-basierten Outputs aus HDL-optimierten NCO für Hochgeschwindigkeits-Anwendungen (zur Code-Generierung ist DSP System Toolbox erforderlich)
Variabler CIC-Dezimierungsfaktor
Festlegen des Dezimierungsfaktors als Eingabe in den CIC-Dezimierer HDL-optimierten Block (zur Code-Generierung ist DSP System Toolbox erforderlich)
Details zu diesen Merkmalen und den zugehörigen Funktionen finden Sie in den Versionshinweisen.
