HDL Coder

Generierung von VHDL- und Verilog-Code für FPGA- und ASIC-Entwürfe

HDL Coder ermöglicht High-Level-Design für FPGAs, SoCs und ASICs, indem er portablen, synthetisierbaren Verilog^®- und VHDL^®-Code aus MATLAB-Funktionen, Simulink-Modellen und Stateflow^®-Diagrammen erzeugt. Sie können den generierten HDL-Code für die FPGA-Programmierung, das ASIC-Prototyping und das Produktionsdesign verwenden.

HDL Coder enthält einen Workflow Advisor, der das Prototyping von generiertem Code auf Xilinx^®, Intel^® und Microchip-Boards automatisiert und IP-Cores für ASIC- und FPGA-Workflows generiert. Sie können Geschwindigkeit und Fläche optimieren, kritische Pfade hervorheben und vor der Synthese Schätzungen zur Ressourcennutzung erstellen. HDL Coder sorgt für die Rückverfolgbarkeit zwischen Simulink-Modellen und generiertem Verilog- und VHDL-Code und ermöglicht so die Code-Verifikation für hochintegrierte Anwendungen gemäß DO-254 und anderen Standards.

Was ist der HDL Coder?

Hardware-Architekturdiagramm für einen Pulserkennungssalgorithmus.

High-Level-Design der Hardware

Entwerfen Sie Ihr Subsystem: Wählen Sie aus mehr als 300 HDL-fähigen Simulink-Blöcken und MATLAB-Funktionen und fügen Sie Stateflow-Diagramme, Simscape-Modelle und Deep-Learning-Netzwerke hinzu. Sie können das Hardware-Verhalten Ihres Designs simulieren, alternative Architekturen untersuchen und synthetisierbaren VHDL- oder Verilog-Code mit Festkomma- oder Fließkomma-Datentypen oder einer Kombination aus beiden erzeugen.

Dokumentation | Beispiele

Diagramm zur Veranschaulichung synthetisierbarer HDL-zu-FPGA- und ASIC-Workflows.

Herstellerunabhängige Ausrichtung

Generieren Sie synthetisierbaren RTL-Code, der für FPGAs von führenden Anbietern optimiert ist, und verwenden Sie ihn auch für ASICs. Wiederverwendung derselben Modelle für die Prototyp- und Produktions-Codegenerierung.

Dokumentation | Beispiele

Diagramm der Geschwindigkeit im Verhältnis zur Fläche für eine Reihe von Implementierungsoptionen. Vollparallele und Voll-Pipeline-Architekturen für einen FIR-Filter.

Designoptimierung

Erkunden Sie eine Vielzahl von Hardware-Architekturen und Festkomma-Quantisierungsoptionen, bevor Sie sich auf eine RTL-Implementierung festlegen. Verwenden Sie Optimierungstechniken bei der Synthese auf hoher Abstraktionsebene wie Ressourcensharing, Pipelining und Verzögerungsausgleich, die sich effizient auf Bausteinressourcen wie Logik, DSPs und RAMs abbilden lassen.

Dokumentation | Beispiele

Entwicklungsplatinen mit Xilinx-, Microchip- und Intel-FPGAs.

FPGA-basierte Bausteine

Generieren Sie RTL-Code, der effizient auf Xilinx-, Intel- und Microchip-FPGA- sowie SoC-Bausteinen abgebildet wird. Ordnen Sie Eingänge und Ausgänge mithilfe von Hardware-Support-Paketen für gängige Platinen den E/A- und AXI-Registern auf Bausteinebene zu oder definieren Sie Ihr eigenes Referenzdesign.

Dokumentation | Beispiele

Prozessschritte bei der Anpassung von MATLAB- und Simulink-Algorithmen an ASICs.

ASIC-Workflow

Entwickeln und verifizieren Sie Ihre Architektur und Hardware-Funktionalität auf hoher Abstraktionsebene im Kontext Ihres gemischten Analog-, Digital- und Softwaresystems. Generieren Sie RTL mit hoher Ergebnisqualität (QoR) oder generieren Sie synthetisierbares SystemC (5:02) für die Verwendung mit Cadence^® Stratus HLS.

Dokumentation | Beispiele

Ein Standbild einer Armaturenbrettkamera mit einem Simulink-Modell für die Videoverarbeitung und einem Logikanalysator.

Anwendungsentwicklung

Entwerfen Sie Kommunikationsalgorithmen mit Subsystemen und Blöcken aus der Wireless HDL Toolbox, oder entwickeln Sie Streaming-Implementierungen von Bildverarbeitungsalgorithmen mit der Vision HDL Toolbox. Implementierung komplexer Motorsteuerungssysteme mit geringer Latenzzeit.

Beispiele (Kommunikation, Vision, Motorsteuerung)

Ein übergeordnetes Arbeitsablaufdiagramm für die automatische Frame-to-Sample-Konvertierung.

Hardware-Entwicklung

Entwickeln Sie Algorithmen, die effizient mit Datenströmen arbeiten. Fügen Sie Details der Hardware-Architektur mit HDL-fähigen Simulink-Blöcken, benutzerdefinierten MATLAB-Funktionsblöcken und Stateflow-Diagrammen hinzu.

Dokumentation | Tutorial

Speedgoat-FPGA-I/O-Karten, die einem Simulink-Modell mit einem FPGA Block überlagert sind.

Echtzeit-Simulation und -Tests

Stimmen Sie programmierbare FPGA I/O-Module von Speedgoat und ähnliche Module von Drittanbietern mit HDL Workflow Advisor und die Simulation mit Simulink Real-Time auf das jeweilige Ziel ab. Nutzen Sie die native Fließkomma (9:19) HDL-Codegenerierung zur Vereinfachung der Arbeitsabläufe für hochpräzises Prototyping.

Dokumentation | Beispiele

Frühzeitige Verifikation

Mit dem HDL Verifier stellen Sie sicher, dass Ihr generiertes RTL im Systemkontext wie gewünscht funktioniert. Verifizierung des generierten HDL-Codes mit MATLAB und Simulink Testbenches unter Verwendung der Co-Simulation mit führenden HDL-Simulatoren. Verwenden Sie FPGA-in-the-Loop-Tests, um die Implementierung Ihrer Entwicklung auf FPGA-Entwicklungsplatinen zu überprüfen.

Dokumentation | Beispiele

Produktressourcen:

Dokumentation Beispiele Videos Anforderungen Versionshinweise Funktionen Blöcke Technische Artikel

Philips Healthcare entwickelt ein intelligentes Subsystem für einen digitalen HF-Leistungsverstärker für MRT-Systeme

„Simulink erleichtert die Kommunikation zwischen Systemarchitekten und Hardware-Entwicklern. Es ist wie eine gemeinsame Sprache, die es uns ermöglicht, Wissen, Ideen und Designs untereinander auszutauschen. Simulink und HDL Coder gestatten es uns, uns auf die Entwicklung unserer Algorithmen und die Optimierung unseres Designs mittels Simulation zu konzentrieren anstatt auf VHDL-Syntax und Programmierregeln.“
Marcel van Bakel, Philips Healthcare

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