HDL Coder ermöglicht High-Level-Design für FPGAs, SoCs und ASICs, indem portabler, synthetisierbarer Verilog®-, SystemVerilog- und VHDL®-Code aus MATLAB-Funktionen, Simulink-Modellen und Stateflow-Diagrammen erzeugt wird. Sie können den generierten HDL-Code für die FPGA-Programmierung, das ASIC-Prototyping und das Produktionsdesign verwenden.
HDL Coder enthält einen Workflow Advisor, der das Prototyping von generiertem Code auf Xilinx®, Intel® und Microchip-Boards automatisiert und IP-Cores für ASIC- und FPGA-Workflows generiert. Sie können Geschwindigkeit und Fläche optimieren, kritische Pfade hervorheben und vor der Synthese Schätzungen zur Ressourcennutzung erstellen. HDL Coder sorgt für die Rückverfolgbarkeit zwischen Simulink-Modellen und generiertem Verilog-, SystemVerilog- und VHDL-Code und ermöglicht so die Code-Verifikation für sicherheitskritische Anwendungen gemäß DO-254 und anderen Standards.
High-Level-Design der Hardware
Entwerfen Sie Ihr Subsystem: Wählen Sie aus mehr als 300 HDL-fähigen Simulink-Blöcken und MATLAB-Funktionen und fügen Sie Stateflow-Diagramme, Simscape-Modelle und Deep-Learning-Netzwerke hinzu. Sie können das Hardware-Verhalten Ihres Designs simulieren, alternative Architekturen untersuchen und synthetisierbaren Verilog-, SystemVerilog- oder VHDL-Code mithilfe von Festkomma- oder Gleitkomma-Datentypen oder einer Kombination aus beiden erzeugen.
Herstellerunabhängige Ausrichtung
Generieren Sie synthetisierbaren RTL-Code, der für FPGAs von führenden Anbietern optimiert ist, und verwenden Sie ihn auch für ASICs. Wiederverwendung derselben Modelle für die Prototyp- und Produktions-Codegenerierung.
Designoptimierung
Erkunden Sie eine Vielzahl von Hardware-Architekturen und Festkomma-Quantisierungsoptionen, bevor Sie sich auf eine RTL-Implementierung festlegen. Verwenden Sie Optimierungstechniken bei der Synthese auf hoher Abstraktionsebene wie Ressourcensharing, Pipelining und Verzögerungsausgleich, die sich effizient auf Bausteinressourcen wie Logik, DSPs und RAMs abbilden lassen.
FPGA-basierte Bausteine
Generieren Sie RTL-Code, der effizient auf FPGA- sowie SoC-Bausteinen abgebildet wird. Ordnen Sie Eingänge und Ausgänge mithilfe von Hardware-Support-Paketen für gängige Platinen den E/A- und AXI-Registern auf Bausteinebene zu oder definieren Sie Ihr eigenes Referenzdesign.
ASIC-Workflows
Entwickeln und verifizieren Sie Ihre Architektur und Hardware-Funktionalität auf hoher Abstraktionsebene im Kontext Ihres gemischten Analog-, Digital- und Softwaresystems. Generieren Sie RTL mit hoher Ergebnisqualität (QoR) oder generieren Sie synthetisierbares SystemC für die Verwendung mit Cadence® Stratus HLS.
Anwendungsentwicklung
Entwerfen Sie Kommunikationsalgorithmen mit Subsystemen und Blöcken aus der Wireless HDL Toolbox oder entwickeln Sie Streaming-Implementierungen von Bildverarbeitungsalgorithmen mithilfe der Vision HDL Toolbox. Implementierung komplexer Motorsteuerungssysteme mit geringer Latenzzeit.
Beispiele (Kommunikation, Vision, Motorsteuerung)
Hardware-Entwicklung
Entwickeln Sie Algorithmen, die effizient mit Datenströmen arbeiten. Fügen Sie Details der Hardware-Architektur mit HDL-fähigen Simulink-Blöcken, benutzerdefinierten MATLAB-Funktionsblöcken und Stateflow-Diagrammen hinzu.
Echtzeit-Simulation und -Tests
Sprechen Sie programmierbare FPGA-I/O-Module von Speedgoat mithilfe des HDL Workflow Advisor an. Simulieren Sie mithilfe von Simulink Real-Time oder verwenden Sie zusätzliche FPGA-I/O-Module von dSPACE und NI. Generieren Sie nativen Gleitkomma-HDL-Code, um Workflows für hochpräzises Prototyping zu vereinfachen.
Frühzeitige Verifikation
Verifizieren Sie generiertes HDL mithilfe von MATLAB- und Simulink-Testumgebungen durch Cosimulation mit führenden HDL-Simulatoren (erfordert HDL Verifier).
Produktressourcen:
„Simulink erleichtert die Kommunikation zwischen Systemarchitekten und Hardware-Entwicklern. Es ist wie eine gemeinsame Sprache, die es uns ermöglicht, Wissen, Ideen und Designs untereinander auszutauschen. Simulink und HDL Coder gestatten es uns, uns auf die Entwicklung unserer Algorithmen und die Optimierung unseres Designs mittels Simulation zu konzentrieren anstatt auf VHDL-Syntax und Programmierregeln.“
Häufig gestellte Fragen zu HDL Coder
HDL Coder ist ein Codegenerierungs-Tool, das portablen, synthetisierbaren Verilog-, SystemVerilog- und VHDL-Code aus MATLAB-Funktionen, Simulink- und Simscape-Modellen und Stateflow-Diagrammen für die FPGA-Programmierung, das ASIC-Prototyping und das Produktionsdesign generiert. HDL Coder generiert außerdem synthetisierbaren SystemC-Code und kann in Cadence Stratus HLS integriert werden.
HDL Coder ermöglicht High-Level-Design für FPGAs, SoCs und ASICs.
HDL Coder unterstützt mehr als 300 HDL-fähige Simulink-Blöcke und MATLAB-Funktionen sowie Stateflow-Diagramme und Simscape-Modelle.
Ja, HDL Coder kann synthetisierbares HDL mithilfe von Festkomma- oder Gleitkomma-Datentypen oder einer Kombination aus beiden generieren.
Mit HDL Coder können Sie Geschwindigkeit und Fläche optimieren, kritische Pfade hervorheben, vor der Synthese Schätzungen zur Ressourcennutzung erstellen und Optimierungstechniken bei der Synthese auf hoher Abstraktionsebene verwenden, darunter Ressourcensharing, Pipelining und Verzögerungsausgleich.
HDL Coder sorgt für die Rückverfolgbarkeit zwischen Simulink-Modellen und generiertem Verilog-, SystemVerilog- und VHDL-Code und ermöglicht so die Code-Verifikation für sicherheitskritische Anwendungen gemäß DO-254 und anderen Standards.
Ja, HDL Coder generiert RTL-Code unter Berücksichtigung von PPA (Power-Performance-Area) für ASIC-Workflows und kann außerdem synthetisierbaren SystemC-Code für den Einsatz mit Cadence Stratus HLS generieren.
Ja, HDL Coder enthält einen Workflow Advisor, der das Prototyping von generiertem Code auf FPGA-Boards automatisiert und IP-Cores für ASIC- und FPGA-Workflows generiert.
