HDL Verifier

Testen und Verifizieren von Verilog- und VHDL-Code mit HDL-Simulatoren und FPGA-Platinen

 

Mit HDL Verifier™ können Sie Verilog®- und VHDL®-Designs für FPGAs, ASICs und SoCs testen und verifizieren. Sie können RTL-Code mit Testbenches verifizieren, die in MATLAB® oder Simulink® ausgeführt werden, indem Sie eine Kosimulation mit einem HDL-Simulator durchführen. Dieselben Testbenches können mit FPGA- und SoC-Entwicklungsplatinen verwendet werden, um HDL-Implementierungen auf Hardware zu überprüfen.

HDL Verifier bietet Tools für das Debuggen und Testen von FPGA-Implementierungen auf Xilinx®- und Intel®-Platinen. Sie können MATLAB verwenden, um durch Lesen und Schreiben in adressierbare Register Designs auf Hardware zu testen. Sie können Messpunkte in Designs einfügen und Triggerbedingungen festlegen, um interne Signale zur Visualisierung und Analyse in MATLAB hochzuladen.

HDL Verifier generiert Verifikationsmodelle zur Verwendung in RTL-Testbenches, einschließlich UVM-Testbenches (Universal Verification Methodology). Diese Modelle werden nativ in Simulatoren ausgeführt, die das SystemVerilog Direct Programming Interface (DPI) unterstützen.

Jetzt Loslegen:

HDL-Kosimulation

Verifizieren Sie Implementierungen in HDL-Code anhand von MATLAB-Algorithmen und Simulink-Modellen.

Debuggen und Verifizieren von Systementwürfen

Verwenden Sie System-Testbenches und Referenzmodelle in MATLAB und Simulink, um zu verifizieren, ob Verilog- oder VHDL-Code funktionalen Spezifikationen entspricht. Verifizieren Sie Entwürfe mithilfe von MATLAB oder Simulink mit den Simulatoren Incisive® und Xcelium™ von Cadence®, den Simulatoren ModelSim® und Questa® von Mentor Graphics® oder dem Simulator Vivado® von Xilinx®.

Verifikation von Simulink-Modellen mit HDL-Kosimulation.

Integration des vorhandenen HDL-Codes

Binden Sie bereits vorhandenen oder von Dritten stammenden HDL-Code in MATLAB-Algorithmen oder Simulink-Modelle ein, um Simulationen auf Systemebene durchzuführen. Verwenden Sie den Kosimulationsassistenten, um Verilog- oder VHDL-Code automatisch zu importieren und Verbindungen mit HDL-Simulatoren von Mentor Graphics oder Cadence herzustellen.

Importieren von VHDL- oder Verilog-Code mit dem Kosimulationsassistenten.

Bestimmung der HDL-Codeabdeckung

Evaluieren und verfeinern Sie Testbenches in Simulink mit Resultaten der Analysetools für Codeabdeckung und interaktiven Quellcode-Debuggern der HDL-Simulatoren von Mentor Graphics und Cadence. Führen Sie Tests interaktiv aus oder schreiben Sie Skripte für die Batch-Simulation.

Ermittlung von Codeabdeckungs-Statistiken mithilfe der Kosimulation.

Generierung von UVM- und SystemVerilog-Komponenten

Exportieren Sie MATLAB-Algorithmen oder Simulink-Modelle in HDL-Verifikationsumgebungen, einschließlich derjenigen von Synopsys®, Cadence und Mentor Graphics.

Generierung von UVM-Komponenten

Generieren Sie vollständige UVM-Testbenches (Universal Verification Methodology) aus Simulink-Modellen. Generieren Sie Verifikationskomponenten wie UVM-Sequenzen, Scoreboards und Designs-under-Test (DUTs), und integrieren Sie sie in Produktions-Testbenches.

UVM-Umgebung für die funktionale Verifikation.

Generierung von SystemVerilog DPI-Komponenten

Generieren Sie SystemVerilog DPI-Komponenten aus MATLAB-Funktionen oder Simulink-Subsystemen als Verhaltensmodelle zur Verwendung in Umgebungen für die funktionale Verifikation, einschließlich VCS® von Synopsys, Incisive oder Xcelium von Cadence und ModelSim oder Questa von Mentor Graphics. 

Generieren von SystemVerilog-Komponenten.

SystemVerilog-Assertions

Generieren Sie native SystemVerilog-Assertions aus Assertions in Ihrem Simulink-Modell. Verwenden Sie die generierten Assertions, um eine konsistente Validierung des Entwurfsverhaltens in Simulink und in Ihrer Verifikationsumgebung für die Produktion sicherzustellen.

Generieren von Code aus einem Assertion-Block.

Hardwarebasierte Verifikation

Debuggen und verifizieren Sie Algorithmen auf FPGA-Platinen, die mit Testumgebungen von MATLAB oder Simulink verbunden sind.

FPGA-in-the-Loop-Tests

Verwenden Sie System-Testbenches in MATLAB oder Simulink, um HDL-Implementierungen auf FPGA-Platinen zu testen. Verbinden Sie Ihren Hostcomputer automatisch mit FPGA-Platinen von Xilinx, Intel® und Microsemi® über Ethernet, JTAG oder PCI Express®.

Durchführung einer FPGA-in-the-Loop-Verifikation mit FPGA-Platinen. 

Datenerfassung von FPGAs

Erfassen Sie Hochgeschwindigkeits-Signale von Entwürfen, die auf einem FPGA ausgeführt werden, und laden Sie sie automatisch in MATLAB, um sie anzuzeigen und zu analysieren. Analysieren Sie Signale in Ihrem gesamten Entwurf, um das erwartete Verhalten zu verifizieren oder Anomalien zu untersuchen.

Erfassen von Signalen und Hochladen in MATLAB zur Analyse.

Lese-/Schreibzugriff auf den Arbeitsspeicher

Greifen Sie von MATLAB aus über JTAG, Ethernet oder PCI Express auf Arbeitsspeicher auf der Platine zu, indem Sie einen IP-Core von MathWorks in FPGA-Entwürfe einfügen. Testen Sie FPGA-Algorithmen mithilfe von Lese- oder Schreibzugriff auf AXI-Register und übertragen Sie große Signal- oder Bilddateien zwischen MATLAB und Arbeitsspeichern auf der Platine.

Zugreifen auf Arbeitsspeicher auf der Platine von MATLAB aus.

Integration in HDL Coder

Automatisieren Sie HDL-Verifikationsaufgaben, indem Sie HDL Verifier zusammen mit HDL Coder™ verwenden.

Automatisierung der HDL-Kosimulation

Führen Sie eine automatisierte Verifikation von Verilog- oder VHDL-Code, der von HDL Coder generiert wurde, direkt vom HDL Workflow Advisor-Tool aus durch.

Generieren eines HDL-Kosimulationsmodells mithilfe von HDL Workflow Advisor.

Automatisierung von FPGA-Tests

Führen Sie eine Hardware-Verifikation von Testbenches in MATLAB oder Simulink aus durch, indem Sie FPGA-Bitstreams mithilfe der Integration in Entwicklungstools von Xilinx, Intel und Microsemi generieren. Fügen Sie Testpunkte zu Simulink-Modellen hinzu, um Signale zu erfassen und in MATLAB zu laden, wo Sie sie dann anzeigen und analysieren können.

Erstellen eines FPGA-in-the-Loop-Modells mit HDL Workflow Advisor.

SystemVerilog DPI-Testbench

Generieren Sie während der HDL-Codegenerierung eine SystemVerilog-Testbench aus einem Simulink-Modell. Verifizieren Sie den generierten Verilog- oder VHDL-Code mithilfe der Testbench mit HDL-Simulatoren wie VCS von Synopsys, Incisive oder Xcelium von Cadence, ModelSim oder Questa von Mentor Graphics und Vivado von Xilinx.

Generieren von DPI-Komponenten mit HDL Coder.

Generierung nach TLM 2.0

Generieren Sie IEEE® Standard 1666 SystemC™ konforme TLM 2.0-kompatible Transaction-Level Modelle aus Simulink.

Virtuelle Prototypen

Generieren Sie virtuelle Prototypen-Modelle von SystemC mit TLM 2.0-Schnittstellen, um sie in Simulationen mit virtuellen Plattformen zu nutzen.

Erstellung ausführbarer Dateien für virtuelle Plattformen aus Simulink-Modellen.

IP-XACT-Unterstützung

Passen Sie die TLM-Schnittstellen der generierten Komponenten durch Importieren von IP-XACT XML-Dateien an. Verwenden Sie den TLM-Generator, um IP-XACT-Dateien mit Informationen zur Zuordnung zwischen Simulink und den generierten TLM-Komponenten zu erzeugen.

Generieren von IP-XACT-Dateien aus Simulink-Modellen.

Neue Funktionen

Unterstützung der Universal Verification Methodology (UVM)

Automatische Generierung von UVM-Komponenten aus Simulink-Modellen für den Einsatz in Verifikationsumgebungen

Datenerfassung von FPGAs

Flexiblere Signalerfassung unter Verwendung von Vergleichsoperatoren bei der Definition von Triggern

Details zu diesen Merkmalen und den zugehörigen Funktionen finden Sie in den Versionshinweisen.

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