Mit HDL Verifier können Sie Ihre Systementwicklungsumgebung für die HDL-Entwicklung und -Verifikation von FPGAs und ASICs wiederverwenden. Sie können RTL-Entwürfe anhand von Golden-Reference-Modellen in MATLAB und Simulink testen und verifizieren, Entwürfe mithilfe von HDL-Simulatoren debuggen sowie Testumgebungen und Verifikations-IP generieren.
Verwenden Sie die HDL-Cosimulation, um ASICs und FPGAs mit Testumgebungen zu verifizieren, die in MATLAB und Simulink ausgeführt werden, während der RTL-Code in Ihrem HDL-Simulator läuft. Sie können SystemVerilog DPI-C-Modelle aus MATLAB, Simulink und Simscape generieren, um eine funktionale Verifikation mithilfe digitaler und Mixed-Signal-Simulationen in HDL-Simulatoren durchzuführen. Darüber hinaus können Sie Komponenten der Universal Verification Methodology (UVM) aus MATLAB und Simulink für Produktions-Workflows generieren oder SystemC TLM 2.0 Transaction Level Models (TLMs) aus Simulink-Modellen für die Simulation virtueller Plattformen erstellen. All diese Funktionen sind sowohl mit vorhandenem HDL-Code als auch mit von HDL Coder generiertem Code kompatibel.
RTL-Verifikation von ASICs und FPGAs
Verifizieren Sie HDL-Code mit MATLAB- und Simulink-Testumgebungen durch Cosimulation mit Simulatoren von Cadence®, Synopsys®, Siemens® und AMD®. Exportieren Sie Testumgebungen für SystemVerilog-Verifikationsumgebungen.
Cosimulation mit Simulink
Verifizieren Sie HDL-Code mithilfe von Simulink-Modellen als Testumgebungen. Integrieren Sie vorhandenen HDL-Code durch Cosimulation mit den HDL-Simulatoren Xcelium™, VCS®, Questa™ und Vivado® in Systemsimulationen.
Cosimulation mit MATLAB
Verwenden Sie MATLAB zur Generierung komplexer Teststimuli und zur Nachverarbeitung in MATLAB-Testumgebungen für HDL-Simulatoren. Umgekehrt können Sie mit MATLAB Verhaltensmodelle von Komponenten für die Simulation mit den HDL-Simulatoren Questa, Xcelium oder VCS erstellen.
Dokumentation (MATLAB Testbench, MATLAB Component) | Beispiele
Mixed-Signal-Entwicklung und -Verifikation
Um zu bewerten, wie ein zu testender Entwurf mit analogen Schaltungen interagiert, erstellen Sie Verhaltensmodelle als Ersatz für analoge Funktionen, indem Sie SystemVerilog DPI-C-Code aus analogen oder Mixed-Signal-Modellen aus Simscape, SerDes Toolbox oder Mixed-Signal Blockset generieren.
Beispiele (SerDes Toolbox, Mixed-Signal Blockset)
SystemVerilog-Testumgebungen exportieren
Generieren Sie mithilfe der ASIC Testbench Ihre SystemVerilog DPI-Komponenten aus MATLAB-Funktionen oder Simulink-Subsystemen zur Verwendung in Umgebungen zur funktionalen Verifikation, darunter VCS, Xcelium, Questa und Vivado.
MATLAB: Dokumentation | Beispiele
Simulink: Dokumentation | Beispiele
UVM-Testumgebungen exportieren
Verwenden Sie die ASIC Testbench, um vollständige Testumgebungen nach der Universal Verification Methodology (UVM) für HDL-Simulatoren aus MATLAB und Simulink zu generieren. Generieren Sie voll funktionsfähige Testumgebungen für das UVM-Framework.
SystemC TLM 2.0 Transaction-Level-Modelle generieren
Generieren Sie mithilfe der ASIC Testbench virtuelle SystemC-Prototypenmodelle mit TLM 2.0-Schnittstellen zur Verwendung in virtuellen Plattformsimulationen. Generieren Sie IP-XACT-Dateien mit Zuordnungsinformationen zwischen Simulink und den generierten TLM-Komponenten.
Produktressourcen:
Allegro MicroSystems verlagert die IC-Verifizierung zeitlich nach vorne, verkürzt die IC/ASIC-Verifizierungszeit und ermöglicht die Zusammenarbeit zwischen Design-Verifizierungsingenieuren und Systemdesignern.
FAQs zum HDL Verifier
Mit HDL Verifier können Sie RTL-Entwürfe anhand von Golden-Reference-Modellen in MATLAB und Simulink testen und verifizieren, Entwürfe in Simulatoren debuggen sowie Testumgebungen und Verifikations-IP für FPGA-, ASIC- und SoC-Entwürfe generieren.
HDL Verifier unterstützt die Cosimulation mit den HDL-Simulatoren Xcelium, VCS, Questa und Vivado von Cadence, Synopsys, Siemens bzw. AMD.
Ja, HDL Verifier ist sowohl mit vorhandenem HDL-Code als auch mit von HDL Coder generiertem Code kompatibel, sodass Sie sowohl manuell geschriebenen als auch generierten HDL-Code verifizieren können.
Ja, HDL Verifier kann Komponenten der Universal Verification Methodology (UVM) und vollständige UVM-Testumgebungen aus MATLAB und Simulink für die Verwendung in SystemVerilog-Verifikationsumgebungen generieren.
ASIC Testbench ist eine Funktion zur Generierung von SystemVerilog DPI-Komponenten, vollständigen UVM-Testumgebungen und SystemC TLM 2.0 Transaction-Level-Modellen aus MATLAB-Funktionen oder Simulink-Subsystemen für den Einsatz in Umgebungen zur funktionalen Verifikation.
Ja, HDL Verifier kann SystemVerilog DPI-C-Code aus analogen oder Mixed-Signal-Modellen generieren, die mit Simscape, der SerDes Toolbox oder dem Mixed-Signal Blockset erstellt wurden, um zu bewerten, wie Entwürfe mit analogen Schaltungen interagieren.
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