Simulink Real-Time-HDL-Workflow mit Speedgoat-Hardware

Tag 1 von 2

Übersicht über die verschiedenen Workflows

Ziel: Die unterschiedlichen Konzepte von RCP und HIL verstehen. Die unterschiedlichen Implementierungsoptionen verstehen: CPU versus FPGA.

• Workflows für das Testen in Echtzeit
• Verschiedene Grade der Modellgenauigkeit
• Implementierungsoptionen auf CPUs und FPGAs

Einrichten von Development- und Target-Computer

Ziel: Fähig sein, die Kommunikation zwischen Development- und Target-Computer herzustellen. In der Lage sein, vorgefertigte Anwendungen auf einem Echtzeit-Target-Computer auszuführen.

• Einrichten von Development- und Target-Computern
• Starten und Stoppen der Anwendung
• Beobachten von Signalen
• Verändern von Parametern während der Laufzeit

Von der Desktop-Simulation zur Echtzeit-Simulation

Ziel: Vertraut werden mit dem Kursbeispiel. Verstehen der unterschiedlichen Grade von Modellierungsgenauigkeit. In der Lage sein, ein Modell für Desktop-Simulation umzuwandeln in ein Modell, welches auf einem Echtzeit-Target-Computer implementiert werden kann.

• Kursbeispiel: Servomotor-Regelung
• Unterschiedlichen Grade von Modellierungsgenauigkeit
• Simulation mit Mittelwerten
• Simulation mit Pulsweitenmodulation (PWM)
• Von der Desktop-Simulation zur Echtzeit-Simulation

Grundlegender HDL-Workflow

Ziel: Mit den Grundlagen des HDL Workflow Advisors vertraut werden, um einen FPGA innerhalb eines Speedgoat-Target-Computers zu programmieren. In der Lage sein, ein einfaches Modell, welches nur digitale Ein- und Ausgänge benutzt und keiner speziellen Optimierungsschritte bedarf, zu implementieren.

• Übersicht über den HDL-Workflow
• Simulink Modelle für die HDL-Codegenerierung vorbereiten
• HDL Workflow Advisor
• Oversampling

Fixed-Point-Umwandlung

Ziel: In der Lage sein, ein Simulink-Modell, das Fließkomma-Datentypen verwendet, umzuwandeln in ein Modell mit Festkomma-Datentypen.

• Prinzip der Festkomma-Datentypen
• Verwendung von blockinhärenten Regeln zur Festlegung von Festkomma-Datentypen
• Fixed-Point-Skalierung und Vererbungsregeln
• Verwenden des Fixed-Point Tools

Tag 2 von 2

Integration von externem Code – Black Boxing

Ziel: In der Lage sein ein Simulink-Modell so zu konfigurieren, dass es bereits bestehenden HDL-Code verwenden kann.

• Bestehender externer HDL-Code
• Konfiguration des Models für die Codegenerierung
• Subsystem zum Einbinden von externem Code.
• Subsystem zum Lesen von einem analogen Eingang
• Erstellung des Interface-Modells
• Implementierung und Ausführung der Anwendung

Speedgoat HDL Coder™ I/O-Blocksets

Ziel: In der Lage sein, ein Simulink-Modell so zu konfigurieren, dass es die I/O-Funktionalitäten nutzt, die von Speedgoat HDL I/O-Blocksets zur Verfügung gestellt werden.

• FPGA Library-Blöcke - PWM
• CPU Library-Blöcke - PWM
• Integrieren der Library-Blöcke in das Kurs-Beispielmodell
• Das Modell fertigstellen

Implementierung von Algorithmen zusammen mit externem HDL-Code

Ziel: In der Lage sein, den Algorithmus einer Anwendung und die I/O-Funktionalität auf einem FPGA zu kombinieren. In der Lage sein, Timing-Problemen zu verstehen und zu beheben, welche auftreten können, wenn HDL-Code aus Simulink-Modellen heraus generiert wird.

• I/O-Funktionalität und Regelalgorithmus für die FPGA-Implementierung kombinieren
• Timing eines FPGA verstehen
• Verwenden des Generic ASIC/FPGA-Arbeitsablaufs im HDL Workflow Advisor (HDLWA)
• HDLWA – Timing-Optimierung mittels Clock-Rate Pipelining
• HDLWA – Timing-Optimierung mittels Enable-Based Constraints

Simscape™-Hardware-in-the-Loop-Workflow

Ziel: In der Lage sein, ein Modell, das Simscape-Komponenten benutzt, umzuwandeln in ein Modell, das ausschließlich zur HDL-Codegenerierung geeignete Blöcke verwendet.

• Übersicht über den Simscape-HIL-Workflow
• Konvertierung eines Simscape-Modells in ein Simulink-Implementierungsmodell mit dem Simscape HDL Workflow Advisor
• Validierung des Implementierungsmodells
• Vorbereiten des Implementierungsmodells für die HDL-Codegenerierung
• Generieren von HDL-Code
• Ausführen der HIL-Anwendung