Schulungen zu MATLAB und Simulink

Kursbeschreibung

In diesem zweitägigen Kurs erzeugen und verifizieren Sie HDL Code aus Simulink®-Modellen unter Verwendung von HDL Coder™ und HDL Verifier™.

Themen sind unter anderem:

  • Vorbereiten von Simulink-Modellen für die HDL Code-Erzeugung
  • Erzeugen von HDL Code und zugehöriger Testbench
  • Optimieren des HDL Codes bezüglich Geschwindigkeit und Ressourcennutzung
  • Integrieren von vorhandenem HDL Code und IP-Cores
  • Verifizieren von HDL Code mittels Testbench und Cosimulation

Tag 1 von 2


Vorbereiten von Modellen für die HDL Code-Erzeugung

Ziel: Simulink-Modelle für die HDL Code-Generierung vorbereiten. Erzeugen von HDL Code und Testbench für einfache Modelle.

  • Vorbereitung eines Simulink-Modells
  • Erzeugung von HDL Code
  • Codeüberprüfung durch Verlinkungen zwischen HDL Code und Simulink Blöcken
  • Erzeugung einer Testbench
  • Verifizierung des erzeugten HDL Codes mit einem HDL-Simulationsprogramm

Einstellen der Fixed-Point Rechengenauigkeit

Ziel: Benutzen des Fixed Point Tools zur Verbesserung von Effizienz und Genauigkeit von Simulink Modellen mit Festkomma-Arithmetik.

  • Anwendung von Fixed-Point Skalierungs- und Vererbungsregeln
  • Verstehen des Fixed-Point Designer Workflow
  • Verwendung des Fixed-Point Tools
  • Automatisierung der Fixed-Point Konvertierung mittels Kommandozeilen-Schnittstelle

HDL Code-Erzeugung von Multiraten Modellen

Ziel: Verwenden von Multiraten Modellen für die HDL Code-Erzeugung

  • Vorbereitung eines Multirate Modells für die HDL Code-Erzeugung
  • Erzeugung von HDL Code für Single und Multiple Clock Pins
  • Verstehen und Anwenden von Techniken beim Umgang mit Clock Domain Crossings

Tag 2 von 2


Optimierung bei der HDL Code-Erzeugung

Ziel: Benutzen von Pipeline-Strukturen, um Timing Anforderungen zu erfüllen. Auswählen spezifischer Hardware-Implementierungen und verwenden von Resource-Sharing für die Chipflächen-Optimierung.

  • HDL Code-Generierung mit dem HDL Workflow Advisor
  • Einhaltung von Timing Anforderungen mittels Pipelining
  • Wahl bestimmter Hardware Implementierungen für unterstützte Simulink Blöcke
  • Teilen von FPGA/ASIC Ressourcen in Subsystemen
  • Überprüfung des optimierten HDL Designs auf Bit- und Taktzyklus-Genauigkeit
  • Zuweisung von Simulink Blöcken zu vorgesehenen Hardware Komponenten auf dem FPGA

Verwendung von Native Floating Point

Ziel: Implementieren von nativen Fließkommaberechnungen in HDL Code für eine höhere Genauigkeit. Vergleichen von Floating- und Fixed-Point Operationen.

  • Einsatz von Native Floating Point (warum und wann)
  • Erzeugung von plattformunabhängigen HDL Code
  • Vergleich von Floating Point und Fixed Point
  • Optimierung von Floating-Point Implementierungen

Einbinden von externem HDL Code

Ziel: Integrieren von handgeschriebenem HDL Code oder einbinden von IP anderer Anbieter.

  • Integration von externem HDL Code
  • Erhöhung der Lesbarkeit von generierten HDL Code

Verifizierung des HDL Codes durch Cosimulation

Ziel: Überprüfen des HDL Codes unter Benutzung eines HDL-Simulationsprogramms im Simulink Modell.

  • Verifizierung von HDL Code, welcher mit HDL Coder erzeugt wurde
  • Vergleichen von manuell geschriebenen HDL Code mit einem "Goldenen Modell"
  • Integration von HDL Code in Simulink Modelle zur Simulation

Stufe: Fortgeschrittenenkurse

Voraussetzungen:

Dauer: 2 Tage

Sprachen: English, 한국어

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