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Festlegen und Überprüfen der Designanforderungen

Überprüfen des Design anhand der Anforderungen, Verfeinern von Gegenbeispielen mithilfe von Eingabeannahmen

Sicherheitsanforderungen definieren unerwünschte Verhaltensweisen in einem Modell. Simulink® Design Verifier™ verwendet Eigenschaftsnachweise, um zu überprüfen, ob die mit den Modellanforderungen verbundenen Eigenschaften unter allen möglichen Eingabewerten gelten, oder liefert Gegenbeispiele, die zu Verstößen führen. Sie verwenden Simulink Design Verifier, um Designanforderungen als Eigenschaften zu modellieren, und anschließend Prove Properties in a Model.

Blöcke

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Proof AssumptionConstrain signal values when proving model properties
Proof ObjectiveDefine objectives that signals must satisfy when proving model properties
AssertionCheck whether signal is zero
DetectorDetect true duration on input and construct output true duration based on output type
ExtenderExtend true duration of input
ImpliesSpecify condition that produces a certain response
Within ImpliesVerify response occurs within desired duration
Verification SubsystemSpecify proof or test objectives without impacting simulation results or generated code

Funktionen

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sldv.assumeProof assumption function for Stateflow charts and MATLAB Function blocks
sldv.proveProof objective function for Stateflow charts and MATLAB Function blocks
sldvextractExtract subsystem or subchart contents into new model for analysis
sldvoptionsCreate design verification options object
sldvrunAnalyze model
sldvreportGenerate Simulink Design Verifier report

Themen

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Anforderungsmodellierung für Verifikation und Validierung

Verifikation durch Nachweis der Eigenschaften

Enthaltene Beispiele