Assertion

Prüfen, ob ein Signal null ist

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Bibliotheken:
Simulink / Model Verification
HDL Coder / Model Verification

Beschreibung

Der Assertion-Block prüft, ob ein Element des Eingangssignals 0 ist. Wenn alle Elemente nicht null sind, ist die Assertion true (1) und der Block ist untätig. Wenn nicht, hält der Block die Simulation an und gibt standardmäßig eine Fehlermeldung zurück.

Beispiele

Temperature Control System Communicating with Messages

Distributed control of room temperatures by processing messages from room thermostats and communicating control commands using messages to different receivers.

• Modell öffnen

Ports

Eingabe

Port_1 — Eingangssignal

Skalar | Vektor | Matrix

Eingangssignal für die Assertion-Prüfung.

Datentypen: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated

Parameter

Enable assertion — Aktiviert oder deaktiviert die Prüfung

on (Standardeinstellung) | off

Wenn Sie diesen Parameter löschen, wird der Block deaktiviert und das Modell verhält sich, als würde der Block nicht existieren. Um alle Verifikationsblöcke unabhängig von der Einstellung dieser Option zu aktivieren oder deaktivieren, gehen zum Fenster „Konfigurations-Parameter“, klicken Sie auf Diagnostics > Data Validity, erweitern Sie den Abschnitt Advanced parameters und setzen Sie Model Verification block enabling auf Enable all oder Disable all.

Programmatische Verwendung

Parameter: enabled

Typ: String-Skalar oder Zeichenvektor

Werte: "on" | "off"

Standardwert: "on"

Simulation callback when assertion fails — Ausdruck zur Beurteilung, ob die Assertion fehlschlägt

"" (Standardeinstellung) | MATLAB-Ausdruck

Geben Sie einen MATLAB^®-Ausdruck an, um zu beurteilen, wann die Assertion fehlschlägt. Da der Ausdruck im MATLAB-Workspace beurteilt wird, definieren Sie alle im Ausdruck verwendeten Variablen in diesem Workspace.

Abhängigkeiten

Um diesen Parameter zu aktivieren, wählen Sie Enable assertion aus.

Programmatische Verwendung

Parameter: AssertionFailFcn

Typ: String-Skalar oder Zeichenvektor

Standardwert: ''

Stop simulation when assertion fails — Ob die Simulation angehalten werden soll, wenn die Prüfung fehlschlägt

on (Standardeinstellung) | off

Wählen Sie diesen Parameter aus, um die Simulation anzuhalten, wenn die Prüfung fehlschlägt. Löschen Sie diesen Parameter, um eine Warnung anzuzeigen und die Simulation fortzusetzen.

Programmatische Verwendung

Parameter: stopWhenAssertionFail

Typ: String-Skalar oder Zeichenvektor

Werte: "on" | "off"

Standardwert: "on"

Sample time (-1 for inherited) — Zeitintervall zwischen Abtastvorgängen

-1 (Standardeinstellung) | Skalar | Vektor

Geben Sie hier das Zeitintervall zwischen Abtastvorgängen an. Um die Abtastzeit zu vererben, setzen Sie diesen Parameter auf -1. Weitere Informationen finden Sie unter Festlegen der Abtastzeit.

Abhängigkeiten

Dieser Parameter ist nur sichtbar, wenn Sie einen anderen Wert als -1 festgelegt haben. Mehr dazu erfahren Sie unter Blocks for Which Sample Time Is Not Recommended.

Programmatische Verwendung

Um den Wert des Blockparameters programmatisch festzulegen, verwenden Sie die Funktion set_param.

Parameter:	SampleTime
Werte:	"-1" (Standardeinstellung) | scalar or vector in quotes

Blockeigenschaften

Datentypen	Boolean | double | fixed point | half | integer | single
Direct Feedthrough	nein
Mehrdimensionale Signale	ja
Signale mit variabler Größe	nein
Erkennung von Nulldurchgängen	nein

Erweiterte Fähigkeiten

C/C++ Codegenerierung

Generieren von C und C++ Code mit Simulink® Coder™.

Weitere Informationen darüber, wie von Simulink^® Coder™ generierter Code mit Model-Verification-Blocks umgeht, finden Sie unter Configure Model for Debugging (Simulink Coder).

Nicht für Produktionscode empfohlen.

HDL-Codegenerierung

Generieren von VHDL, Verilog und SystemVerilog Code für FPGA- und ASIC-Designs mit HDL Coder™.

HDL Coder™ bietet weitere Konfigurationsoptionen, die sich auf die HDL-Implementierung und synthetisierte Logik auswirken.

HDL-Architektur

Architektur	Beschreibung
No HDL	Generiert keinen HDL-Code für diesen Block.

HDL-Blockeigenschaften

PreserveUpstreamLogic

Regelt die Entfernung nicht verbundener Logik. Der Standardwert ist off. Hierbei wird nicht verbundene Logik im HDL-Code nicht bewahrt. Weitere Informationen finden Sie unter PreserveUpstreamLogic (HDL Coder).

PLC-Codegenerierung
Generieren strukturierten Textcodes mit Simulink® PLC Coder™.

Festkommakonvertierung
Entwerfen und Simulieren von Festkommasystemen mit Fixed-Point Designer™.

Versionsverlauf

Eingeführt vor R2006a

Siehe auch

Check Dynamic Lower Bound | Check Dynamic Upper Bound | Check Static Lower Bound | Check Static Upper Bound