Vorbereiten und Analysieren des Modells
Verwenden Sie Simulink® Design Verifier™ als Leitfaden für den Designprozess beim Erstellen Ihres Modells. Vermeiden Sie potenzielle Fehler, indem Sie Analysen während der Aktualisierung Ihres Modells wiederholt durchführen. Wenn Sie bereits über ein bestehendes Design in Simulink verfügen, konfigurieren Sie Teile Ihres Designs für die Simulink Design Verifier-Analyse.
Wenn Sie über ein vorhandenes Modell, Subsystem oder Teildiagramm in Simulink verfügen, konfigurieren Sie Teile Ihres Designs für die Simulink Design Verifier-Analyse. Verwenden Sie den Bottom-up-Ansatz, bei dem Sie zunächst kleinere Komponenten analysieren, um bei großen oder komplexen Modellen optimale Ergebnisse zu erzielen.
Kategorien
- Analysieren von Modellen oder Subsystemen
Vorbereiten des Modells oder Subsystems für die Analyse, Durchführen der Analyse
- Beheben von Modellinkompatibilitäten oder Analysezeitüberschreitungen
Anpassen Ihres Modells, der Modellparameter oder der Analyseoptionen, um Ihr Modell besser analysieren zu können
- Parameterkonfiguration
Übersicht über die Parameterkonfiguration für die Simulink Design Verifier-Analyse
- Reduzieren der Komplexität von Modellen
Analysieren von umfangreichen Modellen mithilfe eines Bottom-up-Ansatzes und der Definition von Regeln für den Blockersatz
- Bewährte Praktiken für die Simulink Design Verifier-Analyse
Bewährte Praktiken, Überlegungen und Support-Einschränkungen für die Simulink Design Verifier-Analyse
Enthaltene Beispiele
Simulate Harness Model with Signal Editor Inputs Block
Generate model coverage report by simulating the test harness model with the Signal Editor Inputs block. You can simulate a single test case or counterexample by selecting the active scenario in the Signal Editor dialog box. For more information see, Simulate Harness Model by Using the Signal Editor Inputs Block.
Test Condition Block
Constrain input values. The Test Condition block forces the input value to be either 0 or 1.
Test Objective Block
The use of two custom Test Objective blocks. The block "True" forces the output signal to be 2. The block "Edge" inside "Masked Objective" specifies that the output signal transition from 2 to 1.
Use Observer Reference Block for Test Case Generation
Generate test cases using Observer Reference blocks.
Generate Parameters Values
Tune parameters using parameter configuration file for Simulink® Design Verifier™ analysis. The model contains the parameter control_mode that enables the active controller and selects its output to be the model output. Simulink Design Verifier treats this parameter as an input that is constrained to be either 1 or 2 and generates the appropriate value for each test case.
Debounce Temporal Properties
Model temporal system requirements for property proving and test case generation using Simulink® Design Verifier™ Temporal Operator blocks.
Power Window Controller Temporal Properties
Model temporal system requirements in a power window controller model for property proving and test case generation using Simulink® Design Verifier™ Temporal Operator blocks.
