Reduzieren der Komplexität von Modellen
Die Simulink® Design Verifier™-Software arbeitet am effektivsten bei der Analyse großer Modelle unter Verwendung eines Bottom-up-Ansatzes. Bei diesem Ansatz analysiert die Software zunächst kleinere Modellkomponenten, was schneller sein kann als die Verwendung der Standardeinstellungen. Ein Bottom-up-Ansatz bietet mehrere Vorteile:
Er ermöglicht Ihnen, Probleme zu lösen, die die Fehlerdetektion, Testgenerierung oder Eigenschaftsüberprüfung in einer kontrollierten Umgebung verlangsamen.
Es ist effizienter, Probleme mit kleinen Modellkomponenten zu lösen, bevor Sie das Modell als Ganzes analysieren, insbesondere wenn Ihr Modell nicht erreichbare Komponenten enthält, die Sie nur im Kontext des Modells entdecken können.
Sie können schneller debuggen und Probleme iterativ finden und beheben.
Wenn eine einzelne Modellkomponente ein Problem aufweist – beispielsweise eine Komponente in der Simulation nicht erreichbar ist –, kann dies dazu führen, dass die Software keine Tests für alle Ziele in einem großen Modell generieren kann.
Wenn Sie Kompatibilitätsbeschränkungen in Ihrem Modell umgehen oder Modellelemente für die Analyse anpassen möchten, können Sie die Simulink Design Verifier-Blockersetzungsregeln verwenden. Wenn Sie während der Analyse zusätzliche Werte für Parameter in Ihrem Modell generieren möchten, verwenden Sie bitte Simulink Design Verifier-Parameterkonfigurationen.
Funktionen
sldvblockreplacement | Replace blocks for analysis |
sldvexporttoversion | Exports a data file for use in a previous version of Simulink Design Verifier (Seit R2024a) |
Themen
Reduzieren der Komplexität von Modellen
- Bottom-Up Approach to Model Analysis
Explains the benefits of analyzing a model starting with low-level elements. - Sources of Model Complexity
Describes model characteristics that may complicate an analysis. - Role of Approximations During Model Analysis
Approximations Simulink Design Verifier performs before beginning its analysis. - Logical Operations Short-circuiting
Explains how Simulink Design Verifier short-circuits logic blocks. - Extract Subsystems for Analysis
Explains how subsystems and atomic subcharts are extracted for individual analysis. - Manage Model Data to Simplify the Analysis
Simplify your model to simplify the Simulink Design Verifier analysis. - Partition Model Inputs for Incremental Test Generation
You can constrain the values of model inputs using the Simulink Design Verifier Test Condition block. - Analyzing Models with Large Verification State Space
Techniques to simplify the complexity of models with large verification state spaces. - Block Reduction
Explains how Simulink reduces blocks during simulation and how it affects the Simulink Design Verifier analysis.
Durchführen der Blockersetzung
- What Is Block Replacement?
Brief overview of block replacements. - Built-In Block Replacements
Describes the factory default block replacement rules and library. - Template for Block Replacement Rules
Introduces a template for creating custom block replacement rules. - Block Replacements for Unsupported Blocks
This example shows how to use Simulink® Design Verifier™ functions to replace unsupported blocks and how to customize test vector generation for specific requirements.
