Simulink Design Verifier

Simulink^® Design Verifier™ verwendet formale Methoden, um versteckte Konstruktionsfehler in Modellen zu identifizieren. Er erkennt Blöcke im Modell, die zu Ganzzahl-Überläufen, toter Logik, Array-Zugriffsverletzungen und Division durch Null führen. Es kann formell nachweisen, dass das Design die funktionalen Anforderungen erfüllt. Für jeden Designfehler oder jede Anforderungsverletzung wird ein Simulationstestfall zur Fehlersuche generiert.

Simulink Design Verifier generiert Testfälle für die Modellabdeckung und benutzerdefinierte Ziele, um bestehende anforderungsbasierte Testfälle zu erweitern. Diese Testfälle sorgen dafür, dass Ihr Modell die Bedingungen, Entscheidungen, modifizierten Bedingungen/Entscheidungen (MCDC) und benutzerdefinierten Abdeckungsziele erfüllt. Zusätzlich zu den Abdeckungszielen können Sie benutzerdefinierte Testziele festlegen, um automatisch anforderungsbasierte Testfälle zu generieren.

Unterstützung für Industriestandards ist über das IEC Certification Kit (for IEC 61508 and ISO 26262) und das DO Qualification Kit (for DO-178) verfügbar.