Zero-Order Hold

Implementierung eines Zero Order Hold-Abtastzeitraums

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Bibliotheken:
Simulink / Discrete
HDL Coder / Discrete

Beschreibung

Der Zero-Order Hold-Block behält seine Eingabe für den von Ihnen angegebenen Zeitraum bei. Wenn es sich bei der Eingabe um einen Vektor handelt, enthält der Block alle Elemente des Vektors für denselben Abtastzeitraum.

Die Zeit zwischen den Abtastungen legen Sie mit dem Parameter Sample time fest. Eine Einstellung von -1 bedeutet, dass der Block die Sample time übernimmt.

Tipp

Verwenden Sie den Zero Order Hold-Block nicht, um einen schnellen Übergang zwischen Blöcken zu erzeugen, die mit unterschiedlichen Abtastraten arbeiten. Verwenden Sie stattdessen den Rate Transition-Block.

Bus-Unterstützung

Der Zero Order Hold-Block ist ein busfähiger Block. Die Eingabe kann ein virtuelles oder nicht virtuelles Bussignal sein. Es gibt keine blockbezogenen Einschränkungen. Alle Signale in einem nicht virtuellen Bus, die als Eingabe für einen Zero Order Hold-Block dienen, müssen dieselbe Abtastzeit aufweisen, auch wenn die Elemente des zugehörigen Busobjekts übernommene Abtastzeiten angeben. Sie können einen Rate Transition-Block verwenden, um die Abtastzeit eines einzelnen Signals oder aller Signale in einem Bus zu ändern. Siehe Modify Sample Times for Nonvirtual Buses und Bus-Capable Blocks für weitere Informationen.

Sie können eine Reihe von Bussen als Eingabesignal für einen Zero Order Hold-Block verwenden. Weitere Informationen zur Definition und Verwendung einer Reihe von Bussen finden Sie unter Group Nonvirtual Buses in Arrays of Buses.

Vergleich mit ähnlichen Blöcken

Die Blöcke Memory, Unit Delay und Zero-Order Hold bieten ähnliche Funktionen, verfügen jedoch über unterschiedliche Fähigkeiten. Außerdem ist der Zweck jedes Blocks unterschiedlich.

Diese Tabelle zeigt die empfohlene Verwendung für jeden Block.

Block	Zweck des Blocks	Referenzbeispiele
Unit Delay	Implementieren Sie eine Verzögerung mit einer von Ihnen festgelegten diskreten Abtastzeit. Der Block akzeptiert und gibt Signale mit einer diskreten Abtastzeit aus.	Engine Timing Model with Closed Loop Control (Kompressions-Subsystem)
Speicher	Implementieren Sie eine Verzögerung um einen wesentlichen Integrationszeitschritt. Im Idealfall akzeptiert der Block kontinuierliche (oder in einem kleinen Zeitschritt festgelegte) Signale und gibt ein Signal aus, das in einem kleinen Zeitschritt festgelegt ist.	Building a Clutch Lock-Up Model (Friction Mode Logic/Lockup FSM-Subsystem) Capture the Velocity of a Bouncing Ball with the Memory Block
Zero-Order Hold	Wandeln Sie ein Eingabesignal mit einer kontinuierlichen Abtastzeit in ein Ausgabesignal mit einer diskreten Abtastzeit um.	Developing the Apollo Lunar Module Digital Autopilot Radar Tracking Using MATLAB Function Blocks

Jeder Block verfügt über die folgenden Funktionen.

Funktion	Speicher	Einheitsverzögerung (Unit Delay)	Zero Order Hold
Spezifikation der Anfangsbedingung	Ja	Ja	Nein, denn die Ausgabe des Blocks zum Zeitpunkt t = 0 muss mit dem Eingabewert übereinstimmen.
Angabe der Abtastzeit	Nein, denn der Block kann nur die Abtastzeit vom Steuerblock oder dem für das gesamte Modell verwendeten Solver übernehmen.	Ja	Ja
Unterstützung für blockbasierte Signale	Nein	Ja	Ja
Unterstützung für Statusprotokollierung	Nein	Ja	Nein

Beispiele

Radar Tracking Using MATLAB Function Blocks

Create a Kalman filter that estimates the position of an aircraft by using a MATLAB Function block. After estimating the position, the model calls an external MATLAB® function to plot the tracking data.

• Modell öffnen

Developing the Apollo Lunar Module Digital Autopilot

"Working on the design of the Lunar Module digital autopilot was the highlight of my career as an engineer. When Neil Armstrong stepped off the LM (Lunar Module) onto the moon's surface, every engineer who contributed to the Apollo program felt a sense of pride and accomplishment. We had succeeded in our goal. We had developed technology that never existed before, and through hard work and meticulous attention to detail, we had created a system that worked flawlessly." -Richard J. Gran, The Apollo 11 Moon Landing: Spacecraft Design Then and Now.

• Live Script öffnen

Ports

Eingabe

Port_1 — Eingangssignal

Skalar | Vektor

Eingabesignal, das der Block um einen Abtastzeitraum hält.

Datentypen: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

Ausgabe

Port_1 — Ausgangssignal

Skalar | Vektor

Ausgabesignal, das der für einen Abtastzeitraum gehaltenen Eingabe entspricht.

Datentypen: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

Parameter

Sample time (-1 for inherited) — Diskreter Abstand zwischen den Treffern der Abtastzeit

-1 (Standardeinstellung) | scalar

Geben Sie hier das Zeitintervall zwischen Abtastvorgängen an. Um die Abtastzeit zu vererben, setzen Sie diesen Parameter auf -1. Weitere Informationen finden Sie unter Festlegen der Abtastzeit.

Geben Sie keine kontinuierliche Abtastzeit an (0 oder [0,0]). Dieser Block unterstützt nur diskrete Abtastzeiten. Wenn dieser Parameter -1 ist, muss die übernommene Abtastzeit diskret und nicht kontinuierlich sein.

Programmatische Verwendung

Um den Wert des Blockparameters programmatisch festzulegen, verwenden Sie die Funktion set_param.

Um den Wert des Blockparameters programmatisch abzurufen, verwenden Sie die Funktion get_param.

Parameter:	SampleTime
Werte:	-1 (Standardeinstellung) | positive scalar number
Datentypen:	char | string

Beispiel: set_param("mdl/Zero-Order Hold","SampleTime","0.1") specifies a discrete sample time of 0.1 for the Zero-Order Hold block named Zero-Order Hold in the model named mdl.

Blockeigenschaften

Datentypen	Boolean | bus | double | enumerated | fixed point | integer | single
Direct Feedthrough	ja
Mehrdimensionale Signale	nein
Signale mit variabler Größe	nein
Erkennung von Nulldurchgängen	nein

Erweiterte Fähigkeiten

C/C++ Codegenerierung

Generieren von C und C++ Code mit Simulink® Coder™.

Der generierte Code basiert unter bestimmten Bedingungen auf memcpy- oder memset-Funktionen (strong.h).

HDL-Codegenerierung

Generieren von VHDL, Verilog und SystemVerilog Code für FPGA- und ASIC-Designs mit HDL Coder™.

HDL Coder™ bietet weitere Konfigurationsoptionen, die sich auf die HDL-Implementierung und synthetisierte Logik auswirken.

HDL-Architektur

Dieser Block weist eine Standard-HDL-Architektur auf.

HDL-Blockeigenschaften

ConstrainedOutputPipeline	Anzahl Register, die durch Verschiebung bestehender Verzögerungen im Design an den Ausgängen platziert werden sollen. Bei verteiltem Pipelining werden diese Register nicht neu verteilt. Der Standardwert ist 0. Weitere Informationen finden Sie unter ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Anzahl der Eingangs-Pipeline-Phasen, die in den generierten Code eingefügt werden sollen. Verteiltes Pipelining und beschränktes Ausgangs-Pipelining kann diese Register verschieben. Der Standardwert ist 0. Weitere Informationen finden Sie unter InputPipeline (HDL Coder).
OutputPipeline	Anzahl der Ausgangs-Pipeline-Phasen, die in den generierten Code eingefügt werden sollen. Verteiltes Pipelining und beschränktes Ausgangs-Pipelining kann diese Register verschieben. Der Standardwert ist 0. Weitere Informationen finden Sie unter OutputPipeline (HDL Coder).

Unterstützung komplexer Daten

Dieser Block unterstützt die Codegenerierung für komplexe Signale.

PLC-Codegenerierung
Generieren strukturierten Textcodes mit Simulink® PLC Coder™.

Festkommakonvertierung
Entwerfen und Simulieren von Festkommasystemen mit Fixed-Point Designer™.

Versionsverlauf

Eingeführt vor R2006a

Siehe auch

Memory | Unit Delay