Deep Learning HDL Toolbox

Prototypisierung und Bereitstellung von Deep Learning-Netzen auf FPGAs und SoCs

Die Deep Learning HDL Toolbox™ stellt Funktionen und Tools zur Verfügung, um Deep Learning-Netze auf FPGAs und SoCs zu prototypisieren und zu implementieren. Sie bietet vorgefertigte Bitstreams für die Ausführung zahlreicher Deep Learning-Netze auf unterstützten Xilinx^®- und Intel^®-FPGA- und SoC-Bausteinen. Mit Profilerstellungs- und Schätzwerkzeugen können Sie ein Deep Learning-Netz durch die Untersuchung von Kompromissen bei Design, Leistung und Ressourcennutzung personalisieren.

Mit der Deep Learning HDL Toolbox kann die Hardware-Implementierung Ihres Deep Learning-Netzes angepasst und portabler, synthetisierbarer Verilog^®- und VHDL^® Code für den Einsatz auf einem beliebigen FPGA (mit HDL Coder™ und Simulink^®) generiert werden.

Jetzt beginnen:

Deep Learning-Inferenz auf FPGAs
FPGA-basierte Inferenz in MATLAB
Netzanpassung
Einsatz von benutzerdefinierten RTL-Implementierungen

Deep Learning-Inferenz auf FPGAs

Prototypisierung und Implementierung von Deep Learning-Netzen auf FPGAs für Edge Deployment.

Programmierbarer Deep Learning-Prozessor

Die Toolbox enthält einen Deep Learning-Prozessor mit generischer Faltung und vollständig verbundenen Schichten, die durch eine Scheduling-Logik gesteuert werden. Dieser Deep Learning-Prozessor führt FPGA-basierte Inferenzierung von Netzen durch, die mit der Deep Learning Toolbox™ entwickelt wurden. Speicherschnittstellen mit hoher Bandbreite beschleunigen die Speicherübertragung von Layer- und Gewichtsdaten.

Architektur für den Deep Learning-Prozessor

Derzeit unterstützte Netze und Schichten

Der Deep Learning-Prozessor verfügt über generische Faltung und vollständig verbundene Verarbeitungsmodule, die so programmiert sind, dass sie das angegebene Netz verarbeiten.

Architektur für den Deep Learning-Prozessor.

Kompilierung und Bereitstellung

Kompilieren Sie Ihr Deep Learning-Netz in eine Reihe von Anweisungen, die vom Deep Learning-Prozessor ausgeführt werden sollen. Stellen Sie sie auf dem FPGA bereit und führen Sie die Prognosefunktion aus, während Sie die tatsächlichen Leistungsmetriken auf dem Gerät erfassen.

Einsatz des Transfer-Learning-Netzes für die Fahrspurerkennung

Vergleichen Sie AlexNet, VGG-19 oder DarkNet-19 hinsichtlich der Bildklassifizierung auf einem FPGA

Fahrzeugerkennung mit YOLO v2 auf FPGA

Kompilieren Sie Ihr Deep-Learning-Netz in eine Reihe von Anweisungen, die auf dem Deep-Learning-Prozessor bereitgestellt werden sollen.

Kompilieren und Bereitstellen eines YOLO v2-Netzes.

Jetzt mit vorgefertigten Bitstreams beginnen

Prototypisieren Ihres Netzes ohne FPGA-Programmierung mit verfügbaren Bitstreams für gängige FPGA-Entwicklungskits.

Probieren Sie Deep Learning auf FPGA mit nur fünf zusätzlichen Zeilen MATLAB Programmcode aus

Xilinx FPGA- und SoC-Unterstützung aus der Deep Learning HDL Toolbox

Intel FPGA- und SoC-Unterstützung aus der Deep Learning HDL Toolbox

Nutzen Sie MATLAB zur Prototyperstellung von Deep Learning auf einem Xilinx-FPGA

FPGA-basierte Inferenz in MATLAB

Mit MATLAB Deep Learning-Inferenzierung auf FPGAs durchführen.

Erstellen eines Bereitstellungsnetzwerkes

Zunächst nutzen Sie die Deep Learning Toolbox zum Entwickeln, Trainieren und Analysieren Ihres Deep Learning-Netzes für Aufgaben wie Objekterkennung oder -klassifizierung. Sie können als Erstes auch ein trainiertes Netz oder Schichten aus anderen Frameworks importieren.

Transfer Learning mit AlexNet

Erstellen von einfachen Deep Learning-Netzen für die Klassifikation

Import, Export und Anpassung für Deep Learning

Deep Learning mit MATLAB: Transfer Learning in 10 Zeilen MATLAB Programmcode

Bereitstellen Ihres Netzes auf dem FPGA

Sobald Sie ein trainiertes Netz haben, programmieren Sie mit dem deploy-Befehl den FPGA mit dem Deep Learning-Prozessor zusammen mit der Ethernet- oder JTAG-Schnittstelle. Verwenden Sie dann den compile-Befehl, um einen Befehlssatz für Ihr trainiertes Netz zu generieren, und zwar ohne den FPGA neu zu programmieren.

Jetzt beginnen mit der Deep Learning FPGA-Bereitstellung auf Xilinx ZCU102 SoC über Ethernet

Jetzt beginnen mit der Deep Learning FPGA-Bereitstellung auf Intel Arria 10 SoC über JTAG

Bereitstellung auf Fast Ethernet-Basis

Konfiguration der Karte und der Schnittstelle, Kompilierung des Netzes und Bereitstellung auf dem FPGA mit MATLAB.

Mit MATLAB können Sie Karte und Schnittstelle konfigurieren, das Netz kompilieren und es auf dem FPGA bereitstellen.

Ausführen von FPGA-basierter Inferenzierung als Teil Ihrer MATLAB-Anwendung

Ausführen Ihrer gesamten Anwendung in MATLAB^®, einschließlich des Prüfstands, der Vor- und Nachverarbeitungsalgorithmen und der FPGA-basierten Inferenz für Deep Learning. Ein einziger MATLAB-Befehl, nämlich predict, führt die Inferenzierung auf dem FPGA durch und gibt die Ergebnisse an den MATLAB-Workspace zurück.

Benutzerdefiniertes trainiertes Netz zur Erkennung von Programmierfehlern.

Einsatz des Transfer-Learning-Netzes für die Fahrspurerkennung

MATLAB-Schleife, die ein Bild erfasst, es durch Größenanpassung für AlexNet vorverarbeitet, auf dem FPGA Deep Learning-Inferenzen ausführt und dann die Ergebnisse nachbearbeitet und anzeigt.

Führen Sie MATLAB-Anwendungen aus, die Deep Learning-Inferenzen auf dem FPGA durchführen.

Netzanpassung

Optimieren Sie Ihr Deep Learning-Netz, um anwendungsspezifische Anforderungen auf Ihrem Ziel-FPGA oder SoC-Gerät zu erfüllen.

Profil-FPGA-Inferenzierung

Messen Sie die Latenzzeit auf Schichtebene, während Sie Prognosen auf dem FPGA ausführen, um Leistungsengpässe zu finden.

Profil-Inferenzleistung auf FPGA

Profil Logonet auf Intel Arria 10 SoC

Deep Learning Inferenz-Profiling-Metriken.

Profil Deep Learning-Netz-Inferenz auf einem FPGA von MATLAB.

Abstimmen des Netzdesigns

Abstimmen Ihrer Netzkonfiguration mithilfe der Profilmetriken mit der Deep Learning Toolbox. Mit dem Deep Network Designer können Sie beispielsweise Schichten hinzufügen, entfernen oder neue Verbindungen erstellen.

Deep-Learning-Netze interaktiv erstellen, visualisieren und bearbeiten (3:54)

Auf einem FPGA dürfen nur die Faltungsschichten aus dem Resnet-50-Netz verwendet werden.

Deep Network Designer

Prototyp-Erstellung und Anpassung eines Deep-Learning-Netzes auf FPGA

Quantisierung von Deep Learning

Reduzieren der Ressourcennutzung durch Quantisierung Ihres Deep Learning-Netzes auf eine Festkomma-Darstellung. Analyse der Ansätze in Bezug auf Genauigkeit und Ressourcennutzung mit dem Support-Paket der Model Quantization Library.

Festkomma-Quantisierung für Deep Learning

Was ist die int8-Quantisierung und was macht sie so beliebt für tiefe neuronale Netze?

Klassifizieren von Bildern auf einem FPGA mithilfe eines quantisierten DAG-Netzwerks

Quantisierung und Bereitstellung tiefer Netze mit der Deep Learning Toolbox Model Quantization Library

Einsatz von benutzerdefinierten RTL-Implementierungen

Bereitstellen von benutzerdefinierten RTL-Implementierungen des Deep Learning-Prozessors auf jedem FPGA-, ASIC- oder SoC-Baustein mit dem HDL Coder.

Benutzerdefinierte Konfiguration des Deep Learning-Prozessors

Spezifizieren von Hardware-Architekturoptionen für die Implementierung des Deep Learning-Prozessors, wie z.B. die Anzahl paralleler Threads oder die maximale Schichtgröße.

Benutzerdefinierter Workflow für die Prozessorkonfiguration

Import, Export und Anpassung für Deep Learning

HDL Generierung für Deep Learning-Prozessor

Synthetisierbares RTL erzeugen

Erzeugen von synthetisierbarem RTL mit dem HDL Coder aus dem Deep Learning-Prozessor zum Einsatz in einer Vielzahl von Implementierungs-Workflows und -Geräten. Wiederverwenden des gleichen Deep Learning-Prozessors für den Prototypen- und Produktionseinsatz.

Konfigurieren und Generieren eines benutzerdefinierten Deep Learning-Prozessors

Erzeugen eines benutzerdefinierten Bitstreams

Die dlhdl.BuildProcessor-Klasse generiert synthetisierbare RTL aus dem benutzerdefinierten Deep Learning-Prozessor.

Generieren von synthetisierbarem RTL aus dem Deep Learning-Prozessor.

Generieren von IP-Cores für die Integration

Wenn der HDL Coder RTL aus dem Deep Learning-Prozessor generiert, erzeugt er auch einen IP-Kern mit Standard AXI-Schnittstellen zur Integration in Ihr SoC-Referenzdesign.

Erste Schritte mit dem Hardware-Software-Co-Design-Workflow für die Xilinx Zynq UltraScale+ MPSoC-Plattform

Erste Schritte mit dem Hardware-Software-Co-Design-Workflow für Intel-SoC-Geräte