HDL-Codeverifikation und Debugging mit MATLAB und Simulink

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Verifikation- und Debugging-Workflows für FPGA und ASIC Design

Ziel: Erhalten eines Überblicks über die Verifikation- und Debugging-Workflows mit MathWorks-Tools.

• Überblick über die Bedeutung einer robusten Testumgebung.
• Erkunden von Workflows zur Verifizierung von generiertem und handgeschriebenem HDL-Code.
• Informationen zu Hardware-Debugging und Prototyping-Optionen.
• Installieren der erforderlichen Add-ons und Hardware-Support-Pakete.

Erstellung von Testumgebungen

Ziel: Einführung fortschrittlicher Techniken für eine gründliche HDL-Verifikation unter Verwendung von Model-Based Design, Simulation, Codeabdeckung und automatischer Testumgebung-Generierung.

• Entwickeln von Teststimuli auf der Grundlage des Testplans unter Nutzung der Modellabdeckung, um die Vollständigkeit sicherzustellen.
• Durchführen einer Verifikation des generierten HDL-Codes mit einem HDL-Simulator und einer generierten Testumgebung.
• Verwenden von Codeabdeckung, um ungetestete Teile des Codes zu identifizieren und die Testvollständigkeit zu verbessern.
• Verifizieren des generierten HDL-Codes in Simulink durch Co-Simulation.
• Automatische Generierung einer SystemVerilog-DPI-Testumgebung aus dem vollständigen Simulink-Modell und Ausführung zur Verifikation.

Co-Simulation

Ziel: Verifizieren und Analysieren von HDL-Code durch Integration von MATLAB und Simulink in Co-Simulations-Workflows, wodurch eine kombinierte Simulation von HDL- und Simulink-Modellen ermöglicht wird.

• Verifizieren des vorhandenen HDL-Codes mit MATLAB und Simulink durch Co-Simulation.
• Integrieren von Co-Simulationsmodellen in simulationsbasierte Testumgebungen mit Simulink Test.
• Aufruf von MATLAB-Funktionen direkt aus einem HDL-Simulator.
• Simulieren von HDL-Code zusammen mit Simulink-Blöcken mithilfe von Co-Simulationsblöcken.

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FPGA-in-the-Loop

Ziel: Vorbereiten der erforderlichen Tools zum Überprüfen von Entwürfen auf einem FPGA-Board. Verwenden von FPGA-in-the-Loop zur Validierung implementierter Entwürfe, unabhängig davon, ob diese aus generiertem oder manuell geschriebenem HDL-Code stammen.

• Identifizieren geeigneter Anwendungsfälle für die FPGA-in-the-Loop-Simulation (FIL).
• Einrichten der Hardware- und Softwareumgebungen für FIL.
• Verwenden des HDL Workflow Advisor zur FIL-Verifikation für automatisch generierten HDL-Code.
• Erstellen eines FIL-Blocks mit dem FIL-Assistenten und Verwendung in MATLAB oder Simulink.
• Beschleunigen der FIL-Simulation mit Frame-Verarbeitung.
• Vergleichen des auf dem Board ausgeführten Entwurfs mit einem „goldenen Referenzmodell“.

FPGA Data Capture

Ziel: Erfassen von Live-Daten aus einem laufenden FPGA-Entwurf zum Anzeigen und Debuggen interner Signale. Importieren der erfassten Daten in MATLAB oder Simulink für umfassendes Debugging und umfassende Analyse.

• Integrieren von Funktionen zur Datenerfassung in HDL-IP und Bereitstellung auf FPGA-Hardware.
• Erfassen und Analysieren von Live-Daten von FPGA-Boards mit der FPGA Data Capture App.
• Konfigurieren von Auslöse- und Erfassungsbedingungen zur Optimierung der Datenerfassung.
• Automatisieren des Workflow zur FPGA-Datenerfassung mit MATLAB.
• Generieren und konfigurieren der FPGA-Datenerfassungs-IP-Cores für vorhandene HDL-Entwürfe.
• Verwenden des FPGA-Datenleser-Blocks in Simulink zum Sammeln und Visualisieren von Daten aus FPGAs.

Zugriff auf AXI-Register auf FPGA mit MATLAB und Simulink

Ziel: Zugriff auf On-Chip-Speicherplätze auf einem FPGA aus MATLAB oder Simulink heraus mithilfe des AXI Managers, um Lese- und Schreibvorgänge durchzuführen.

• Zugriff auf FPGA-On-Chip-Speicherplätze aus MATLAB oder Simulink mit AXI Manager zum Lesen und Schreiben.
• Unterscheiden zwischen den Rollen des AXI Manager und des AXI Subordinates und deren Anwendungen.
• Erstellen und implementieren eines AXI Manager IP-Cores in einem FPGA-Entwurf.
• Verwenden des AXI Manager-Objekts in MATLAB zum Ausführen von Lese- und Schreibvorgängen auf dem On-Chip-Speicher des FPGA.