Erkennen und Beheben von Fehlern
Simulink® Design Verifier™ verwendet formale Methoden, um schwer zu findende Designfehler in Modellen zu identifizieren, ohne dass umfangreiche Tests oder Simulationsläufe erforderlich sind. Zu den erkannten Designfehlern zählen Laufzeitfehler wie Ganzzahl-Überlauf, Division durch Null und Verstöße gegen Design-Assertions sowie logische Fehler, die auf nicht eintretbare Betriebsbedingungen hinweisen. Sie verwenden Simulink Design Verifier, um Blöcke in einem Modell hervorzuheben, die Designfehler enthalten, sowie Blöcke, die nachweislich keine Fehler enthalten. Für jeden Block mit einem Fehler berechnen Sie Signalbereichsgrenzen und generieren einen Testvektor, der den Fehler in der Simulation reproduziert.
Grundlagen der Designfehlerdetektion
Kategorien
- Erkennen und Beheben von Laufzeitfehlern
Erkennen von Designfehlern, Generieren von Gegenbeispielen
- Erkennen und Beheben von logischen Fehlern
Identifizieren von logischen Fehlern in Ihrem Modell mithilfe der Dead Logic Detection
Enthaltene Beispiele
Detect Integer Overflow Errors
Detect integer overflow errors in a model by using design error detection analysis. Simulink® Design Verifier™ identifies the model constructs that may result in integer overflows and then either proves that the integer overflow cannot occur during simulation or generates test cases that demonstrates the integer overflow error.
Detect Out of Bound Array Access Example Model
Detect out of bound array access errors in a model.
Analyze Results for Dead Logic Analysis
Demonstrates how to isolate potential causes of dead logic using the sldvexCommonCausesOfDeadLogic model. Dead logic detection finds unreachable objectives in the model that cause the model element to remain inactive.
