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TH Rosenheim nutzt HDL Coder zur Enwicklung von ASICs für hochpräzise Regelantriebe
Mithilfe von Model-Based Design entwickelten Forscher in neun Monaten einen ASIC
„Simulink und HDL Coder ermöglichten es uns, unseren ASIC in nur neun Monaten herstellen. Mit unserer begrenzten HDL- und ASIC-Expertise hätte dieser Prozess doppelt so lange gedauert.“ Ein ASIC-Workflow in HDL Coder erlaubte uns die schnelle Generierung von HDL und die Iteration durch die ASIC-Toolchain, wodurch wir unsere Ziele hinsichtlich Leistung, Performance und Fläche erreichten. Unser neuester Chip von X-FAB war zu 100% Silizium-erprobt, was unter anderem an HDL Verifier lag.“
Wichtigste Ergebnisse
- Erfolgreiche Entwicklung, Implementierung und Verifizierung eines Hochleistungs-ASIC zur Servo-Antriebssteuerung
- Höhere Schaltfrequenz und verbesserte Regelkreisdynamik bei einem Leistungsbudget von 120 mW, das 33-mal niedriger ist als beim entsprechenden FPGA-Prototyp
- Optimierter Workflow vom Modell zum ASIC, wodurch die Entwicklungszeit um mehrere Monate verkürzt wurde
- Bereitstellung eines fehlerfreien ASIC mit geprüften Regelkreisen bis zu 200 KHz und ±1,6 nm Positionsstabilität
Der ASIC-Workflow (links) zusammen mit dem produzierten ASIC in einem Controller-Board (rechts).
Forschungsingenieure an der TH Rosenheim benötigten einen konfigurierbaren Servo-Antriebsregler zur hochbeschleunigenden und hochpräzisen Steuerung ihres Schwingspulenmotor-Prüfstands. Solche hochpräzisen Antriebe sind in der Halbleiterindustrie zur exakten Positionierung unabdingbar. Herkömmliche softwarebasierte Controllerimplementierungen können die in solchen Anwendungen erforderlichen PWM-Frequenzen von 200 kHz und höher nicht verarbeiten. Daher entschied sich die TH Rosenheim, einen anwendungsspezifischen ASIC zu entwickeln, um eine höhere Schaltfrequenz mit einer Leistungsbilanz von 120 mW zu erreichen. Die durch breitbandige Halbleiter erreichte erhöhte Schaltfrequenz ermöglicht eine deutlich verbesserte Regelkreisdynamik. Darüber hinaus wollte die TH Rosenheim das für das FPGA-Prototyping entwickelte Modell anpassen, um den ASIC mit minimalen Modifikationen zu erstellen.
Da die Ingenieure der TH Rosenheim nur über begrenzte Erfahrung in der HDL-Programmierung und im ASIC-Design verfügten, verwendeten sie einen Workflow von MATLAB® und Simulink® bis zum ASIC, bereitgestellt durch HDL Workflow Advisor in HDL Coder™. Sie haben so den Controller und seine SPI-Kommunikationsschnittstelle in Simulink entworfen und per Simulation verifiziert. Sie generierten Verilog® mit HDL Coder und stellten es zum Prototyping auf einem FPGA bereit. Das Team verwendete HDL Verifier™-Funktionen für Co-Simulation und FPGA-in-the-Loop-Tests, um die korrekte Implementierung des Simulink Modells in HDL – und in der Hardware – zu überprüfen. So konnten sie Entwurfprobleme iterativ identifizieren und beheben. Darüber hinaus haben sie UVM-Testumgebungen für ihren ASIC-Verifizierungs-Workflow generiert.
Dank der hervorragenden Zusammenarbeit mit dem Entwicklungsteam von MathWorks wird das ASIC-Synthesetool Cadence® Genus™ jetzt im HDL Workflow Advisor unterstützt. Das Team synthetisierte das generierte HDL mit einer minimalen Anzahl von Einstellungen. Die genhdltdb-Funktion lieferte während der Modellierungsphase mithilfe des Cadence Genus-Tools und der ASIC-Prozessdaten präzise Zeitschätzungen. Dadurch konnten die Iterationsschleifen zur Ermittlung von Timingproblemen deutlich reduziert und dieser Schritt von sechs Wochen auf nur wenige Tage verkürzt werden.
Der gesamte Prozess von der Modellerstellung bis zur ASIC-Fertigung dauerte nur neun Monate statt über einem Jahr, wobei 99% des endgültigen HDL in ASIC-Produktionsqualität vom HDL Coder generiert wurden. Tests bestätigten, dass der ASIC völlig fehlerfrei ist, mit Regelkreisüberprüfungen bis zu 200 kHz und einer Positionsstabilität von ±1,6 nm.
Die TH Rosenheim entwickelte ihren ASIC mittels Model-Based Design und HDL Coder, gefertigt von X-FAB mit einem 180 nm-Prozess. Für dieses Jahr plant die TH Rosenheim die Entwicklung eines ASIC auf Basis eines "28 nm HPC+" genannten Prozesses von TSMC.
