Simulink Design Verifier

 

Simulink Design Verifier

Identifikation von Entwurfsfehlern, Verifikation der Einhaltung von Anforderungen und Generieren von Tests.

Erkennung von Laufzeit- und Diagnosefehlern

Vor der Ausführung von Simulationen können Sie Laufzeit- und Modellierungsfehler wie Ganzzahlüberläufe, Divisionen durch Null, Array-Zugriffsverletzungen, subnormale Werte und Gleitkommafehler sowie Datengültigkeitsfehler erkennen.

Erkennung von toter Logik

Finden Sie Objekte in Ihrem Modell, die bei einer Simulation oder Ausführung des generierten Codes nicht aktiviert werden können.

Analyse fehlender Testabdeckung

Verbessern und erweitern Sie vorhandene, manuell erstellte Testfälle zur Behebung unvollständiger Modellabdeckung.

Verifikation formaler Sicherheitsanforderungen

Verifizieren Sie, dass Ihr Entwurf gemäß formal definierter Sicherheitsanforderungen reagiert, die Sie mit MATLAB®, Simulink und Stateflow formulieren.

Generieren von Tests zur Codeabdeckung

Generieren Sie Testfälle zur Verbesserung der Abdeckung von generiertem C-Code und C/C++-Code, der von Simulink®-Blöcken und Stateflow®-Diagrammen aufgerufen wird.

Aufbau anforderungsbasierter Testfälle

Generieren Sie Testfälle aus Modellen von Systemanforderungen.

Vereinfachung von Modellen für deren Bereitstellung

Nach der vollständigen Validierung Ihres Master-Variantenmodells verwenden Sie den Variant Reducer zur Erzeugung eines reduzierten Modells für eine Teilmenge gültiger Konfigurationen. Auch alle zugehörigen Dateien und Variablen-Abhängigkeiten werden reduziert. Die reduzierten Artefakte werden in einem eigenen Ordner abgelegt, um sie unkompliziert bereitzustellen sowie an Kunden und Partner weiterzuleiten.

„Weil wir Anforderungen schnell analysieren, Entwürfe vorheriger Produkte wiederverwenden und manuelle Programmierfehler ausschalten konnten, hat Model-Based Design die Entwicklungsdauer verkürzt und uns straffere Zeitpläne ermöglicht, durch wir die Bedürfnisse unserer Kunden erfüllen können.“

MyoungSuk Ko, LS Automotive