Simulink Design Verifier

 

Simulink Design Verifier

Identifizieren von Design-Fehlern, Nachweisen der Einhaltung von Anforderungen und Generieren von Tests

Jetzt beginnen:

Erkennung von Design-Fehlern

Erkennen Sie Design-Fehler in Ihrem Modell vor der Simulation, darunter Laufzeitfehler, Diagnosefehler und tote Logik.

Laufzeit- und Diagnosefehler

Vor der Ausführung von Simulationen können Sie Laufzeitfehler und Modellierungsfehler erkennen, einschließlich Integer-Überlauf, Division durch null, Arrays außerhalb des gültigen Bereichs, subnormale Werte und Gleitkommafehler sowie Datengültigkeitsfehler. 

Tote Logik

Finden Sie Objekte in Ihrem Modell, die während der Simulation und Ausführung des generierten Codes nicht aktiviert werden können.

Anzeigen toter Logik in Ihren Modellen.

Testfallgenerierung

Generieren Sie Testfälle für die dynamische Simulation, um strukturelle und funktionale Abdeckungsziele zu erreichen.

Testfälle zur Erhöhung der Abdeckung

Ergänzen und erweitern Sie vorhandene manuell erstellte Testfälle als Abhilfe gegen eine unvollständige Modellabdeckung.

Anforderungsbasierte Testfälle

Generieren Sie Testfälle aus Systemanforderungsmodellen.

Testfälle für C/C++-Code

Generieren Sie Testfälle, um die Abdeckung des generierten Codes und des C/C++-Codes zu erhöhen, der von Simulink®-Blöcken und in Stateflow®-Diagrammen aufgerufen wird.

Generieren von Tests für Modelle, die C-Code aufrufen.

Anforderungsbasierte Verifikation

Verifizieren Sie formale Anforderungen, die mit MATLAB, Simulink und Stateflow ausgedrückt sind.

Sicherheitsanforderungen

Verifizieren Sie, dass Ihr Design sich gemäß formal definierten Sicherheitsanforderungen verhält, die Sie mit MATLAB®, Simulink und Stateflow ausdrücken.

Vereinfachung von Variantenmodellen

Verwenden Sie den Variant Reducer, um ein reduziertes Modell für eine Teilmenge gültiger Konfigurationen zu generieren.

Vereinfachen von Modellen für die Bereitstellung

Nachdem Sie Ihr Master-Variantenmodell vollständig validiert haben, verwenden Sie den Variant Reducer, um ein reduziertes Modell für eine Teilmenge gültiger Konfigurationen zu generieren. Alle zugehörigen Dateien und Variablenabhängigkeiten werden ebenfalls reduziert. Die reduzierten Artefakte werden in einem separaten Ordner paketiert, um leicht bereitgestellt und an Kunden und Partner weitergegeben werden zu können.

Erstellen eines reduzierten Modells.

Weitere Ressourcen zur Simulink Design Verifier