Simulink Design Verifier ermittelt mit formalen Methoden versteckte Entwurfsfehler in Modellen. Das Tool erkennt Blöcke im Modell, die zu Ganzzahlüberläufen, toter Logik, Array-Zugriffsverletzungen und Divisionen durch Null führen Mit dem Tool lässt sich formal verifizieren, dass ein Entwurf die funktionalen Anforderungen erfüllt. Bei jedem Entwurfsfehler bzw. Verstoß gegen Anforderungen wird vom Tool ein Simulationstestfall zur Fehlerbehebung generiert.

Simulink Design Verifier generiert Testfälle für die Modellabdeckung und vom Anwender definierte Ziele, die vorhandene anforderungsbasierte Testfälle erweitern. Diese Testfälle führen Ihre Modelle zur Erfüllung von Zielen zur Bedingungs-, Entscheidungs- und modifizierten Bedingungs-/Entscheidungsabdeckung (Modified Condition/Decision Coverage) sowie zur Erfüllung anwenderdefinierter Abdeckungsziele. Zusätzlich zu Abdeckungszielen können Sie individuelle Testziele festlegen und daraus automatisch anforderungsbasierte Testfälle generieren.

Zur Unterstützung von Industriestandards sind das IEC Certification Kit (für ISO 26262 und IEC 61508) und das DO Qualification Kit (für DO-178 und DO-254) erhältlich.