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Grundlagen der Testgenerierung

Erstellen von Testfällen zur Validierung des Modellverhaltens

Simulink^® Design Verifier™ ist ein leistungsstarkes Tool, mit dem Sie die Zuverlässigkeit und Robustheit der Simulink-Modelle durch automatisierte Testgenerierung verbessern können. Die Funktion „Generate Tests“ erleichtert die Erstellung umfassender Testfälle, die darauf abzielen, Designfehler aufzudecken, das Modellverhalten zu validieren und die Abdeckung aller funktionalen Anforderungen sicherzustellen. Durch den Einsatz formaler Methoden untersucht Simulink Design Verifier systematisch den Zustandsraum des Modells, um kritische Testszenarien zu identifizieren, wodurch der manuelle Testaufwand reduziert und der Verifikationsprozess beschleunigt wird. Sie können die beschriebenen grundlegenden Schritte befolgen, um Testfälle effektiv zu erstellen und zu nutzen und sicherzustellen, dass Ihr Modell die festgelegten Designkriterien erfüllt und wie vorgesehen funktioniert.

Blöcke

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In der Testgenerierung verwendete Blöcke

Test Condition	Constrain signal values in test cases
Test Objective	Define custom objectives that signals must satisfy in test cases
Detector	Detect true duration on input and construct output true duration based on output type
Extender	Extend true duration of input
Implies	Specify condition that produces a certain response
Within Implies	Verify response occurs within desired duration
Verification Subsystem	Specify proof or test objectives without impacting simulation results or generated code

Funktionen

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In der Testgenerierung verwendete Funktionen

`sldvoptions`	Create design verification options object
`sldv.condition`	Test condition function for Stateflow charts and MATLAB Function blocks
`sldv.test`	Test objective function for Stateflow charts and MATLAB Function blocks
`sldvextract`	Extract subsystem or subchart contents into new model for analysis
`sldvtimer`	Identify, change, and display timer optimizations
`sldvoptions`	Create design verification options object
`sldvrun`	Analyze model
`sldvlogsignals`	Log simulation input port values
`sldvgencov`	Analyze models to obtain missing model coverage
`sldvgenspreadsheet`	Generate spreadsheet containing test cases (Seit R2022b)
`sldvruntest`	Simulate model by using input data
`sldvruntestopts`	Generate simulation or execution options for `sldvruntest` or `sldvruncgvtest`
`sldvharnessopts`	Default options for `sldvmakeharness`
`sldvmakefilter`	Generate filter file containing justification rules for objectives with `Unsatisfiable`, `Dead Logic`, `Falsified`, `Falsified - No Counterexample`, or `Error - Needs Simulation` status in `sldvData` file (Seit R2022a)
`sldvmakeharness`	Generate harness model
`sldvmergeharness`	Merge test cases and initializations into one harness model
`sldvreport`	Generate Simulink Design Verifier report
`sldvchecksum`	Returns checksum of model (Seit R2021a)

Themen

Workflow for Test Generation
Brief overview of test case generation with Simulink Design Verifier.
Check Model Compatibility for Analysis
Describes how to check whether your model is compatible with Simulink Design Verifier.
Test Generation Examples
A set of concept examples that illustrates test generation capabilities.