Detect Change

Änderungen im Signalwert erkennen

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Bibliotheken:
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

Beschreibung

Der Detect Change-Block ermittelt, ob ein Eingangssignal nicht seinem vorherigen Wert entspricht. Die Anfangsbedingung legt den Anfangswert der vorherigen Eingabe U/z fest.

Dieser Block unterstützt nur diskrete Abtastraten mit festem Schritt.

Beispiele

Änderungen in Signalwerten erkennen

Dieses Beispiel zeigt, wie Sie mithilfe des Detect-Change-Blocks eine Änderung in Signalwerten erkennen. Wenn die Eingabe vom Pulse-Generator-Block unverändert ist, gibt der Detect-Change-Block null (falsch) aus, was darauf hinweist, dass keine Änderung der Signalwerte vorliegt. Wenn sich der Wert des Pulse-Generator-Blocks ändert, gibt der Detect-Change-Block 1 (wahr) aus, was darauf hinweist, dass der aktuelle Signalwert nicht dem vorherigen Wert entspricht.

Ports

Eingabe

Port_1 — Eingangssignal

Signalwert

Das Eingangssignal, angegeben als Skalar, Vektor oder Matrix.

Datentypen: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | built-in integer | floating point

Ausgabe

Port_1 — Ausgangssignal

0 | 1

Ausgangssignal, wahr (gleich 1), wenn das Eingangssignal nicht dem vorherigen Wert entspricht; falsch (gleich 0), wenn das Eingangssignal dem vorherigen Wert entspricht.

Datentypen: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

Parameter

Initial condition — Anfangsbedingung für den vorherigen Eingang

0 (Standardeinstellung) | Skalar | Vektor

Legt die Anfangsbedingung für den vorherigen Eingang U/z fest.

Programmatische Verwendung

Blockparameter: vinit

Typ: Zeichenvektor

Werte: Skalar | Vektor

Standardwert:'0'

Input processing — Festlegen der abtast- oder blockbasierten Verarbeitung

Elements as channels (sample based) (Standardeinstellung) | Columns as channels (frame based)

Geben Sie an, ob der Block eine abtast- oder blockbasierte Verarbeitung durchführt:

• Columns as channels (frame based) – Behandelt jede Spalte der Eingabe als separaten Kanal (blockbasierte Verarbeitung).

  Hinweis

  Für die blockbasierte Verarbeitung ist eine DSP System Toolbox™-Lizenz erforderlich.

  Weitere Informationen finden Sie unter Sample- and Frame-Based Concepts (DSP System Toolbox).

• Elements as channels (sample based) – Behandelt jedes Element der Eingabe als separaten Kanal (abtastbasierte Verarbeitung).

Verwenden Sie Input processing, um anzugeben, ob der Block eine abtast- oder blockbasierte Verarbeitung durchführt. Weitere Informationen zu diesen beiden Verarbeitungsmodi finden Sie unter Sample- and Frame-Based Concepts (DSP System Toolbox).

Programmatische Verwendung

Blockparameter: InputProcessing

Typ: Zeichenvektor

Werte: 'Columns as channels (frame based)' | 'Elements as channels (sample based)'

Standardwert: 'Elements as channels (sample based)'

Output data type — Datentyp der Ausgabe

boolean (Standardeinstellung) | uint8

Setzt den Ausgangs-Datentyp auf boolean oder uint8.

Programmatische Verwendung

Blockparameter: OutDataTypeStr

Typ: Zeichenvektor

Werte: 'boolean' | 'uint8'

Standardwert: 'boolean'

Blockeigenschaften

Datentypen	Boolean | double | enumerated | fixed point | integer | single
Direct Feedthrough	ja
Mehrdimensionale Signale	ja
Signale mit variabler Größe	ja
Erkennung von Nulldurchgängen	nein

Erweiterte Fähigkeiten

C/C++ Codegenerierung

Generieren von C und C++ Code mit Simulink® Coder™.

Der generierte Code basiert unter bestimmten Bedingungen auf memcpy- oder memset-Funktionen (string.h).

HDL-Codegenerierung

Generieren von VHDL, Verilog und SystemVerilog Code für FPGA- und ASIC-Designs mit HDL Coder™.

HDL Coder™ bietet weitere Konfigurationsoptionen, die sich auf die HDL-Implementierung und synthetisierte Logik auswirken.

HDL-Architektur

Dieser Block weist eine Standard-HDL-Architektur auf.

HDL-Blockeigenschaften

ConstrainedOutputPipeline	Anzahl Register, die durch Verschiebung bestehender Verzögerungen im Design an den Ausgängen platziert werden sollen. Bei verteiltem Pipelining werden diese Register nicht neu verteilt. Der Standardwert ist 0. Weitere Informationen finden Sie unter ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Anzahl der Eingangs-Pipeline-Phasen, die in den generierten Code eingefügt werden sollen. Verteiltes Pipelining und beschränktes Ausgangs-Pipelining kann diese Register verschieben. Der Standardwert ist 0. Weitere Informationen finden Sie unter InputPipeline (HDL Coder).
OutputPipeline	Anzahl der Ausgangs-Pipeline-Phasen, die in den generierten Code eingefügt werden sollen. Verteiltes Pipelining und beschränktes Ausgangs-Pipelining kann diese Register verschieben. Der Standardwert ist 0. Weitere Informationen finden Sie unter OutputPipeline (HDL Coder).

PLC-Codegenerierung
Generieren strukturierten Textcodes mit Simulink® PLC Coder™.

Festkommakonvertierung
Entwerfen und Simulieren von Festkommasystemen mit Fixed-Point Designer™.

Versionsverlauf

Eingeführt vor R2006a

Siehe auch

Detect Decrease | Detect Fall Negative | Detect Fall Nonpositive | Detect Increase | Detect Rise Nonnegative | Detect Rise Positive