MathWorks beschleunigt die FPGA- und ASIC-Verifizierung mit Support für Universal Verification Methodology (UVM)

HDL Verifier erstellt automatisch UVM-Komponenten und Testumgebungen aus Simulink

Natick, Massachusetts, United States - (14 Jan 2020)

MathWorks gab heute bekannt, dass HDL Verifier mit dem aktuell vorliegenden Release 2019b Support für Universal Verification Methodology (UVM) bietet. Mittels HDL Verifier können Softwaretester FPGA- und ASIC-Entwürfe entwickeln, UVM-Komponenten sowie Testumgebungen direkt aus Simulink-Modellen erstellen und diese in Simulatoren einsetzen, die UVM unterstützen. Dazu zählen beispielsweise jene von Synopsys, Cadence und Mentor.

Eine kürzlich von der Wilson Research Group durchgeführteStudie ergab, dass 48 % der FPGA-Entwurfsprojekte bzw. 71 % der ASIC-Entwurfsprojekte bei der Entwurfsverifikation auf UVM zurückgreifen. Normalerweise erstellen Algorithmen-Entwickler und Systemarchitekten neue Algorithmus-Inhalte in MATLAB und Simulink. Anschließend nutzen Softwaretester (DV) die MATLAB- und Simulink-Modelle als Referenz, wenn sie den Code für RTL-Testumgebungen händisch programmieren. Das kann extrem zeitraubend sein. Mithilfe von HDL Verifier können Softwaretester jetzt automatisch UVM-Komponenten (z. B. Sequenzen oder Scoreboards) aus Modellen auf Systemebene erzeugen, die bereits in Simulink entwickelt wurden. Durch diesen Ansatz müssen Softwaretester weniger Zeit für die Entwicklung von Testumgebungen für ASIC- und FPGA-Entwürfe aufbringen, die beispielsweise für die drahtlose Kommunikation, Embedded Vision sowie in Steuerungen genutzt werden. 

„Durch Simulink können wir den für die händische Programmierung von UVM-Testumgebungen in der Produktion, für Testsequenzen und Scoreboards erforderlichen Zeitaufwand um etwa 50 % reduzieren – diese gewonnene Zeit können wir dazu nutzen, uns auf bahnbrechende Innovationen zu konzentrieren“, sagt Khalid Chishti, ASIC Development Manager bei Allegro MicroSystems. „Unsere für Anwendungen der Automobilindustrie entworfenen ASICs basieren zur Verifikation der Produktion auf UVM – MATLAB und Simulink vereinfachen die ehemals mühsame Aufgabe bei der Entwicklung von Algorithmen für diese Geräte.“

Durch neue Funktionen, beispielsweise die Erstellung von UVM-Komponenten, SystemVerilog-Assertions und SystemVerilog DPI-Komponenten aus MATLAB und Simulink, bietet HDL Verifier den für die Produktionsverifikation von ASICs und FPGAs verantwortlichen Entwurfsverifikations-Teams nun zusätzliche Unterstützung. Einhergehend mit der Entwicklung strikter Testumgebungen in HDL-Simulatoren durch händisches Programmieren in SystemVerilog können diese Entwurfsverifikations-Teams die zur Verifikation erforderlichen Komponenten nun direkt aus bestehenden MATLAB- und Simulink-Modellen heraus erzeugen und die Modelle für eine schnellere Erstellung von Umgebungen zur Produktionsverifikation nutzen.

„Gemäß der von Wilson Research und Mentor Graphics 2018 durchgeführten Studie zur funktionalen Verifikation verbringen Softwaretester bei ASIC- und FPGA-Projekten etwa ein Fünftel ihrer Zeit mit der Testbench-Entwicklung“, sagte Eric Cigan, leitender HDL Product Marketing Manager bei MathWorks. „Die Fähigkeit von HDL Verifier, UVM- und SystemVerilog DPI-Komponenten aus bereits vorhandenen MATLAB- und Simulink-Modellen zu erstellen, kann die Produktivität der Softwaretester signifikant steigern und die Zusammenarbeit zwischen Systemarchitekten, Hardwareentwicklern und Softwaretestern fördern.” 

HDL Verifier R2019b ist ab sofort weltweit erhältlich. Um mehr zu erfahren, besuchen Sie mathworks.com/verify.

Über Allegro MicroSystems

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