Sign

Angabe des Vorzeichens der Eingabe

• 

Bibliotheken:
Simulink / Math Operations
HDL Coder / HDL Floating Point Operations
HDL Coder / Math Operations

Beschreibung

Bei echten Eingaben gibt der Sign-Block das Vorzeichen der Eingabe aus:

Eingabe	Ausgabe
Größer Null	1
Gleich Null	0
Weniger Null	–1

Wenn die Eingabe u ein komplexer Skalar ist, entspricht die Blockausgabe dem MATLAB^®-Ergebnis für:

sign(u) = u./ abs(u)

(1)

Beispiele

Vorzeichenblock-Verhalten für reale Eingaben

Dieses Beispiel zeigt, wie der Block bei Vektor- und Matrix-Eingaben einen Vektor oder eine Matrix ausgibt, bei der jedes Element das Vorzeichen des entsprechenden Eingabeelements ist.

model='ex_sign_block_matrix_input_real.slx';
open_system(model)

Vorzeichenblock-Verhalten für komplexe Probleme

Dieses Beispiel zeigt, wie der Block bei einer komplexen Eingabe eines Vektors oder einer Matrix dieselbe Formel verwendet, die auch für eine skalare Eingabe gilt.

model='ex_sign_block_matrix_input_complex.slx';
open_system(model)

Erweiterte Beispiele

Model Fault-Tolerant Fuel Control System

Combine Stateflow® and Simulink® capabilities to model hybrid systems. This type of modeling is particularly useful for systems that have numerous possible operational modes based on discrete events. Traditional signal flow is handled in Simulink while changes in control configuration are implemented in Stateflow. The model described in this example represents a fuel control system for a gasoline engine. The system is robust in that it detects individual sensor failures, and the control system is dynamically reconfigured for uninterrupted operation.

• Modell öffnen

Model Stick-Slip Friction and Hard Stops in Mass-Spring-Damper System

One way you can incorporate hard stops and friction changes from stick-slip motion into a mass-spring-damper model.

• Live Script öffnen

Ports

Eingabe

Port_1 — Eingangssignal

Skalar | Vektor | Matrix

Eingabesignal, dessen Vorzeichen die Ausgabe bestimmt.

Der Block unterstützt komplexe Eingabesignale nur für Gleitkommadatentypen, double und single

Datentypen: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point
Unterstützung komplexer Zahlen: Ja

Ausgabe

Port_1 — Ausgangssignal

Skalar | Vektor | Matrix

Ausgabesignal, das das Vorzeichen des Eingabesignals ist.

Datentypen: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean
Unterstützung komplexer Zahlen: Ja

Parameter

Enable zero-crossing detection — Detektion von Nulldurchgängen aktivieren

on (Standardeinstellung) | off

Wählen Sie dies aus, um die Detektion von Nulldurchgängen zu aktivieren. Weitere Informationen finden Sie unter Zero-Crossing Detection.

Programmatische Verwendung

Blockparameter: ZeroCross

Typ: Zeichenvektor | String

Werte: 'off' | 'on'

Standardwert: 'on'

Sample time (-1 for inherited) — Zeitintervall zwischen Abtastvorgängen

-1 (Standardeinstellung) | Skalar | Vektor

Geben Sie hier das Zeitintervall zwischen Abtastvorgängen an. Um die Abtastzeit zu vererben, setzen Sie diesen Parameter auf -1. Weitere Informationen finden Sie unter Festlegen der Abtastzeit.

Abhängigkeiten

Dieser Parameter ist nur sichtbar, wenn Sie einen anderen Wert als -1 festgelegt haben. Mehr dazu erfahren Sie unter Blocks for Which Sample Time Is Not Recommended.

Programmatische Verwendung

Um den Wert des Blockparameters programmatisch festzulegen, verwenden Sie die Funktion set_param.

Parameter:	SampleTime
Werte:	"-1" (Standardeinstellung) | scalar or vector in quotes

Blockeigenschaften

Datentypen	Boolean | double | fixed point | integer | single
Direct Feedthrough	ja
Mehrdimensionale Signale	nein
Signale mit variabler Größe	nein
Erkennung von Nulldurchgängen	ja

Erweiterte Fähigkeiten

C/C++ Codegenerierung
Generieren von C und C++ Code mit Simulink® Coder™.

HDL-Codegenerierung

Generieren von VHDL, Verilog und SystemVerilog Code für FPGA- und ASIC-Designs mit HDL Coder™.

HDL Coder™ bietet weitere Konfigurationsoptionen, die sich auf die HDL-Implementierung und synthetisierte Logik auswirken.

HDL-Architektur

Dieser Block weist eine Standard-HDL-Architektur auf.

HDL-Blockeigenschaften

ConstrainedOutputPipeline	Anzahl Register, die durch Verschiebung bestehender Verzögerungen im Design an den Ausgängen platziert werden sollen. Bei verteiltem Pipelining werden diese Register nicht neu verteilt. Der Standardwert ist 0. Weitere Informationen finden Sie unter ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Anzahl der Eingangs-Pipeline-Phasen, die in den generierten Code eingefügt werden sollen. Verteiltes Pipelining und beschränktes Ausgangs-Pipelining kann diese Register verschieben. Der Standardwert ist 0. Weitere Informationen finden Sie unter InputPipeline (HDL Coder).
OutputPipeline	Anzahl der Ausgangs-Pipeline-Phasen, die in den generierten Code eingefügt werden sollen. Verteiltes Pipelining und beschränktes Ausgangs-Pipelining kann diese Register verschieben. Der Standardwert ist 0. Weitere Informationen finden Sie unter OutputPipeline (HDL Coder).

Unterstützung komplexer Daten

Dieser Block unterstützt die Codegenerierung für komplexe Signale.

PLC-Codegenerierung
Generieren strukturierten Textcodes mit Simulink® PLC Coder™.

Festkommakonvertierung
Entwerfen und Simulieren von Festkommasystemen mit Fixed-Point Designer™.

Versionsverlauf

Eingeführt vor R2006a

Siehe auch

Abs