Compare To Constant

Ein Signal mit einer bestimmten Konstanten vergleichen

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Bibliotheken:
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

Beschreibung

Der Block „Compare To Constant“ vergleicht ein Eingangssignal mit einer Konstanten. Geben Sie die Konstante im Parameter Constant value an. Legen Sie im Parameter Operator fest, wie die Eingabe mit der Konstante verglichen wird.

Beispiele

Illustration of Law of Large Numbers

Use MATLAB System blocks to illustrate the law of large numbers.

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Ports

Eingabe

Port_1 — Eingangssignal

Skalar | Vektor | Matrix

Das Eingangssignal, angegeben als Skalar, Vektor oder Matrix, wird mit der Konstante verglichen. Der Block konvertiert den Parameter Constant value zunächst in den Eingangsdatentyp um und führt daraufhin die festgelegte Operation aus.

Datentypen: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

Ausgabe

Port_1 — Ausgangssignal

0 | 1 | Vektor | Matrix

Die Ausgabe ist 0, wenn der Vergleich falsch ist und 1, wenn der Vergleich wahr ist.

Datentypen: uint8 | Boolean

Parameter

Operator — Logischer Operator

<= (Standardeinstellung) | == | ~= | < | >= | >

Dieser Parameter kann die folgenden Werte annehmen:

• == – Ermittelt, ob die Eingabe gleich der angegebenen Konstante ist.

• = – Ermittelt, ob die Eingabe nicht gleich der angegebenen Konstante ist.

• < – Ermittelt, ob die Eingabe kleiner als die angegebene Konstante ist.

• <= – Ermittelt, ob die Eingabe kleiner gleich der angegebenen Konstante ist.

• > – Ermittelt, ob die Eingabe größer als die angegebene Konstante ist.

• >= – Ermittelt, ob die Eingabe größer gleich der angegebenen Konstante ist.

Programmatische Verwendung

Blockparameter: relop

Typ: Zeichenvektor

Werte: '==' | '~='| '<' |'<='| '>='| '>'

Standardwert: '<='

Constant value — Zu vergleichende Konstante

Konstante

Geben Sie die Konstante an, mit der die Eingabe verglichen werden soll.

Programmatische Verwendung

Blockparameter: const

Typ: Zeichenvektor

Wert: Skalar | Vektor | Matrix | N-D-Array

Standardwert: '3.0'

Output data type — Datentyp der Ausgabe

boolean (Standardeinstellung) | uint8

Legt den Datentyp der Ausgabe fest, boolean oder uint8.

Programmatische Verwendung

Blockparameter: OutDataTypeStr

Typ: Zeichenvektor

Werte:'boolean' | 'uint8'

Standardwert: 'boolean'

Enable zero-crossing detection — Wählen Sie dies aus, um die Detektion von nul Durchgängen zu aktivieren

'on' (Standardeinstellung) | 'off'

Wählen Sie dies aus, um die Detektion von Nulldurchgängen zu aktivieren. Weitere Informationen finden Sie unter Zero-Crossing Detection

Programmatische Verwendung

Blockparameter: ZeroCross

Typ: Zeichenvektor

Werte: 'off' | 'on'

Standardwert: 'on'

Blockeigenschaften

Datentypen	Boolean | double | enumerated | fixed point | half | integer | single
Direct Feedthrough	Ja
Mehrdimensionale Signale	Ja
Signale mit variabler Größe	Ja
Erkennung von Nulldurchgängen	Ja

Mehr über

Modellabdeckung

Wenn Sie über eine Simulink^®Coverage™-Lizenz verfügen, erhält der Block Compare To Constant Bedingungsabdeckung.

Bedingungsabdeckung misst:

• Wie oft der Vergleich zwischen Eingabe und angegebener Konstante wahr ist

• Wie oft der Vergleich zwischen Eingabe und angegebener Konstante falsch ist

Wenn Sie die Abdeckungsmetrik Relational boundary (Simulink Coverage) auswählen, erhält der Block Compare To Constant relationale Grenzabdeckung. Weitere Informationen finden Sie unter Relational Boundary Coverage (Simulink Coverage).

Erweiterte Fähigkeiten

C/C++ Codegenerierung
Generieren von C und C++ Code mit Simulink® Coder™.

HDL-Codegenerierung

Generieren von VHDL, Verilog und SystemVerilog Code für FPGA- und ASIC-Designs mit HDL Coder™.

HDL Coder™ bietet weitere Konfigurationsoptionen, die sich auf die HDL-Implementierung und synthetisierte Logik auswirken.

HDL-Architektur

Dieser Block weist eine Standard-HDL-Architektur auf.

HDL-Blockeigenschaften

ConstrainedOutputPipeline	Anzahl Register, die durch Verschiebung bestehender Verzögerungen im Design an den Ausgängen platziert werden sollen. Bei verteiltem Pipelining werden diese Register nicht neu verteilt. Der Standardwert ist 0. Weitere Informationen finden Sie unter ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Anzahl der Eingangs-Pipeline-Phasen, die in den generierten Code eingefügt werden sollen. Verteiltes Pipelining und beschränktes Ausgangs-Pipelining kann diese Register verschieben. Der Standardwert ist 0. Weitere Informationen finden Sie unter InputPipeline (HDL Coder).
OutputPipeline	Anzahl der Ausgangs-Pipeline-Phasen, die in den generierten Code eingefügt werden sollen. Verteiltes Pipelining und beschränktes Ausgangs-Pipelining kann diese Register verschieben. Der Standardwert ist 0. Weitere Informationen finden Sie unter OutputPipeline (HDL Coder).

Unterstützung komplexer Daten

Dieser Block unterstützt die Codegenerierung für komplexe Signale.

PLC-Codegenerierung
Generieren strukturierten Textcodes mit Simulink® PLC Coder™.

Festkommakonvertierung
Entwerfen und Simulieren von Festkommasystemen mit Fixed-Point Designer™.

Versionsverlauf

Eingeführt vor R2006a

Siehe auch

Compare To Zero | Logical Operator | Combinatorial Logic