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HDL-Codegenerierung

Generieren von HDL-Code aus MATLAB^® und Simulink^®

Sie können HDL Coder™ oder Filter Design HDL Coder™ verwenden, um ein DSP-Design auf FPGAs oder ASICs zu implementieren. Beide Produkte generieren synthetisierbaren und portablen VHDL^®- und Verilog^®- Code und erstellen VHDL-^® und Verilog-Testumgebungen zum schnellen Simulieren, Testen und Verifizieren des generierten Codes.

HDL Coder — Generieren von Code aus Simulink oder MATLAB Designs. Unterstützte Blöcke der DSP System Toolbox™ und DSP HDL Toolbox umfassen Filter, mathematische und Signaloperationen sowie weitere Algorithmen, die für Ressourcennutzung und Leistung optimiert sind, wie die Blöcke FFT (DSP HDL Toolbox), Discrete FIR Filter (DSP HDL Toolbox) und NCO (DSP HDL Toolbox). Ein einfaches Beispiel zur Generierung von HDL-Code mit HDL Coder finden Sie unter Programmable FIR Filter for FPGA. Eine Einführung in die DSP HDL Toolbox™ finden Sie unter Implement FFT Algorithm for FPGA (DSP HDL Toolbox).
Filter Design HDL Coder — Generieren von Code aus MATLAB-Filterdesigns. Sie können über die „Generate HDL“-Benutzeroberfläche oder die Befehlszeile auf die Funktionen zum Generieren von Code und Testumgebungen zugreifen. Diese Funktionen sind zudem in die Filter Designer App integriert. Ein Beispiel zur Generierung von HDL-Code mit Filter Design HDL Coder finden Sie unter .

Um Ihre Designs in Simulink oder MATLAB zu debuggen, verwenden Sie den Logic Analyzer Wellenform-Viewer.

Simulink Visualisierungstool

Logic Analyzer

Visualize, measure, and analyze transitions and states over time

Themen

Find Blocks That Support HDL Code Generation
Filter for blocks that support HDL code generation in the Simulink library browser and in documentation.
High-Throughput HDL Algorithms (DSP HDL Toolbox)
Choose a block that supports frame-based processing for HDL code generation.
HDL Filter Architectures
HDL code generation parameters to control speed and area tradeoffs in filter architectures.
Subsystem Optimizations for Filters
Select resource sharing and pipeline optimization options.
Visualizing Multiple Signals Using Logic Analyzer
Visualize multiple signals of a programmable FIR filter by using a logic analyzer.
Generate HDL Code for Filter System Objects (Filter Design HDL Coder)
Learn about the specifics of HDL code generation from filter System objects.

Enthaltene Beispiele

Programmable FIR Filter for FPGA

Implement a programmable FIR filter for hardware. You can program the filter to the required response by loading the coefficients into internal registers using a memory-style interface.

Modell öffnen

Multichannel FIR Filter for FPGA

Implement a discrete FIR filter with multiple input data streams for hardware.

Script öffnen

Optimized Fixed-Point FIR Filters

Optimize fixed-point FIR filters. The optimization can refer to the characteristics of the filter response such as the stopband attenuation or the number of bits required to achieve a particular specification. This functionality is particularly useful for users targeting hardware that have a number of configurable coefficients of a specific wordlength and/or in cases typically found on ASICs and FPGAs where there is a large design space to explore. A hardware designer can usually trade off more coefficients for less bits or vice-versa to optimize for different ASICs or FPGAs.