S-R Flip-Flop

Modellieren eines S-R flip-flop

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Simulink Extras / Flip Flops

Beschreibung

Der S-R Flip-Flop-Block modelliert einen einfachen Set-Reset-Flipflop, das mit NOR-Gates aufgebaut ist.

Der S-R Flip-Flop-Block hat zwei Eingaben, S und R (S steht für Set und R steht für Reset), und zwei Ausgaben, Q und sein Komplement, !Q.

Es folgt die Truth-Tabelle für den S-R Flip-Flop-Block. In dieser Truth-Tabelle ist Q_n-1 der Output des vorherigen Zeitschritts.

Hinweis

Der S-R Flip-Flop-Block behandelt eine Eingabe ungleich Null als true (1).

S	R	Q n	!Q n
0	0	Q n-1	!Q n-1
0	1	0	1
1	0	1	0
1	1	0	0

Wenn S gleich 1 und R gleich 0 ist, wechselt der Flipflop in den gesetzten Zustand (Q_n ist 1). Wenn R gleich 1 und S gleich 0 ist, wechselt der Flipflop in den gesetzten Zustand (Q_n ist 0). Wenn sowohl S als auch R 0 sind, bleibt der Flipflop im vorherigen Zustand (Q_n ist Q_n-1).

Tipp

Vermeiden Sie den Zustand, in dem R und S beide 1 sind. In diesem Zustand sind sowohl Q als auch !Q 0. Dieser Zustand ist undefiniert, da !Q nicht das Komplement von Q ist. Um diesen Zustand zu bewältigen, betrachten Sie den J-K Flip-Flop-Block.

Logische Signale als boolesche oder doppelte Datentypen

Die Einstellung des Konfigurationsparameters Implement logic signals as boolean data (vs. double) wirkt sich auf die Eingabe- und Ausgabedatentypen des S-R Flip-Flop-Blocks aus, da dieser Block ein maskiertes Subsystem ist, das den Combinatorial Logic-Block verwendet. Weitere Informationen zu diesem Konfigurationsparameter finden Sie unter Implement logic signals as Boolean data (vs. double).

Ports

Eingabe

S — Eingabe einstellen

Skalar

Die Einstellung der Eingabe, angegeben als Skalar, Vektor oder Matrix.

Abhängigkeiten

Die Datentypen, die der S-R Flip-Flop-Block akzeptiert, hängen von der Einstellung des Konfigurationsparameters Implement logic signals as boolean data (vs. double) ab:

• On – S-R Flip-Flop-Block akzeptiert nur echte Skalarsignale vom Typ boolean.

• Off – Der S-R Flip-Flop-Block akzeptiert echte Skalarsignale vom Typ boolean oder double (beide Eingaben müssen vom gleichen Typ sein).

Datentypen: double | Boolean

R — Eingabe zurücksetzen

Skalar

Das Zurücksetzen der Eingabe, angegeben als Skalar, Vektor oder Matrix.

Abhängigkeiten

Die Datentypen, die der S-R Flip-Flop-Block akzeptiert, hängen von der Einstellung des Konfigurationsparameters Implement logic signals as boolean data (vs. double) ab:

• On – S-R Flip-Flop-Block akzeptiert nur echte Skalarsignale vom Typ boolean.

• Off – Der S-R Flip-Flop-Block akzeptiert echte Skalarsignale vom Typ boolean oder double (beide Eingaben müssen vom gleichen Typ sein).

Datentypen: double | Boolean

Ausgabe

Q — Ausgabesignal Q

Skalar

Ausgabesignal Q, mit den gleichen Dimensionen und dem gleichen Datentyp wie die Eingabe.

Datentypen: double | Boolean

!Q — Ausgabesignal !Q

Skalar

Ausgabesignal !Q, mit den gleichen Dimensionen und dem gleichen Datentyp wie die Eingabe.

Datentypen: double | Boolean

Parameter

Initial condition (state of Q) — Anfangswert der Ausgabe Q

0 (Standardeinstellung) | Skalar

Geben Sie den Anfangswert der Ausgabe Q an. Ein Wert ungleich Null wird als true (1) behandelt.

Programmatische Verwendung

Blockparameter: initial_condition

Typ: Zeichenvektor

Werte: Skalar

Standard: '0'

Erweiterte Fähigkeiten

HDL-Codegenerierung

Generieren von VHDL, Verilog und SystemVerilog Code für FPGA- und ASIC-Designs mit HDL Coder™.

HDL Coder™ bietet weitere Konfigurationsoptionen, die sich auf die HDL-Implementierung und synthetisierte Logik auswirken.

HDL-Architektur

Dieser Block weist eine Standard-HDL-Architektur auf.

HDL-Blockeigenschaften

Allgemein
ConstrainedOutputPipeline	Anzahl Register, die durch Verschiebung bestehender Verzögerungen im Design an den Ausgängen platziert werden sollen. Bei verteiltem Pipelining werden diese Register nicht neu verteilt. Der Standardwert ist 0. Weitere Informationen finden Sie unter ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Anzahl der Eingangs-Pipeline-Phasen, die in den generierten Code eingefügt werden sollen. Verteiltes Pipelining und beschränktes Ausgangs-Pipelining kann diese Register verschieben. Der Standardwert ist 0. Weitere Informationen finden Sie unter InputPipeline (HDL Coder).
OutputPipeline	Anzahl der Ausgangs-Pipeline-Phasen, die in den generierten Code eingefügt werden sollen. Verteiltes Pipelining und beschränktes Ausgangs-Pipelining kann diese Register verschieben. Der Standardwert ist 0. Weitere Informationen finden Sie unter OutputPipeline (HDL Coder).

Versionsverlauf

Eingeführt in R2008b

Siehe auch

J-K Flip-Flop | Clock | D Latch | D Flip-Flop