J-K Flip-Flop
Einen von einer negativen Flanke ausgelösten J-K-Flipflop modellieren
Bibliotheken:
Simulink Extras / Flip Flops
Beschreibung
Der Block J-K Flip-Flop modelliert einen von einer negativen Flanke ausgelöstes J-K-Flipflop. Der Block J-K flip-flop weist drei Eingänge auf, J, K und CLK. Bei der negativen (fallenden) Flanke des Taktsignals (CLK) gibt der Block J-K Flip-Flop Q und sein Komplement !Q gemäß der folgenden Truth-Tabelle aus. In dieser Truth-Tabelle ist Qn-1 der Output des vorherigen Zeitschritts.
Hinweis
Der J-K Flip-Flop-Block behandelt eine Eingabe ungleich Null als wahr (1).
| J | K | Q n | !Q n |
|---|---|---|---|
| 0 | 0 | Q n-1 | !Q n-1 |
| 0 | 1 | 0 | 1 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | !Q n-1 | Q n-1 |
Wenn J gleich 1 und K gleich 0 ist, wechselt das Flipflop in den gesetzten Zustand (Qn ist 1). Wenn J gleich 0 und K gleich 1 ist, wechselt das Flipflop in den gesetzten Zustand (Qn ist 0). Wenn sowohl J als auch K 0 sind, bleibt das Flipflop im vorherigen Zustand (Qn ist Qn-1). Wenn sowohl J als auch K 1 sind, schaltet das Flipflop um (Qn ist das Komplement von Qn-1).
Logische Signale als boolesche oder doppelte Datentypen
Die Einstellung des Konfigurationsparameters Implement logic signals as boolean data (vs. double) wirkt sich auf die Eingabe- und Ausgabedatentypen des J-K Flip-Flop-Blocks aus, da dieser Block ein maskiertes Subsystem ist, das den Combinatorial Logic-Block verwendet. Weitere Informationen zu diesem Konfigurationsparameter finden Sie unter Implement logic signals as Boolean data (vs. double).
Ports
Eingabe
Ausgabe
Parameter
Versionsverlauf
Eingeführt in R2008b
Siehe auch
S-R Flip-Flop | Clock | D Latch | D Flip-Flop