PackML (Packaging Machine Language) ermöglicht die vereinfachte Integration von Verpackungsmaschinen verschiedener Hersteller durch eine einheitliche Definition der Maschinenzustände und Kommunikationsprotokolle.
Die Einhaltung der im Standard definierten Richtlinien führt bei der Entwicklung von PackML-Steuerungssoftware jedoch oft zu einem höheren Entwicklungsaufwand.
In diesem Webinar zeigen wir, wie modellbasierte Entwicklung die Verifikationsaufgaben wesentlich erleichtern kann. Mithilfe des PackML Pilot Support Package (PSP) kann man schnell und einfach eine PackML-Zustandsmaschine in Simulink und Stateflow modellieren. Die PackML-Konformität der Modelle lässt sich mittels Statischer Analyse im Model Advisor automatisch überprüfen. Andere Design-Fehler, wie tote Logik, Array-Zugriffsverletzungen, Integer-Überlauf oder Division durch Null, können Anwender mit Simulink Design Verifier aufdecken. Für die Implementierung der Modelle kann man schließlich sowohl IEC 61131-3 Structured Text (ST) als auch C/C++-Code automatisch mit Simulink PLC Coder oder Embedded Coder erzeugen.
Hinweis: Simulink Verification and Validation ist mit R2017b nun in den Produkten Simulink Check, Simulink Coverage und Requirements Toolbox in R2017b integriert.
