Kursprogramm

Voraussetzungen

Simulink Grundlagen oder äquivalent sind dringend empfohlen. Kenntnisse zu C und HDL Programmiersprachen sind vorteilhaft.

Programmierung von Xilinx Zynq SoCs mit MATLAB und Simulink

In diesem interaktiven, zweitägigen Kurs implementieren Sie Modelle, welche Sie vorher in der Simulink^®-Umgebung entwickeln und konfigurieren, auf Xilinx^® Zynq^®-7000 All Programmable SoCs. Das Training richtet sich an Simulink-Nutzer, die Embedded Code sowie HDL Code erzeugen, überprüfen und implementieren wollen. Das Software/Hardware Co-Design setzen Sie mit Hilfe von Embedded Coder^® und HDL Coder^™ um.

Ihnen wird ein ZedBoard^™ zur Verfügung gestellt, welches Sie während der Schulung programmieren. Um die gezeigten Beispiele und Übungen auch anschießend noch bearbeiten zu können, dürfen Sie das ZedBoard selbstverständlich behalten.

Themen sind unter anderem:

Überblick über die Zynq Plattform und Einrichten der Entwicklungswerkzeuge
Einführung zum Embedded Coder und HDL Coder
Erzeugen und Verwenden eines IP Cores
Verwenden der AXI4 Schnittstelle
Processor-in-the-Loop Verifikation
Datenschnittstelle bei Echtzeitanwendungen
Entwickeln von Gerätetreibern
Benutzerdefiniertes Referenz Design

Detaillierte Kursbeschreibung anzeigen

Voraussetzungen

Simulink Grundlagen oder äquivalent sind dringend empfohlen. Kenntnisse zu C und HDL Programmiersprachen sind vorteilhaft.

Tag 1 von 2
Überblick über die Zynq Plattform und Einrichten der Entwicklungswerkzeuge	Ziel: Einrichten der Zynq-7000 Plattform und der MATLAB Umgebung. Übersicht zu Zynq-7000 Einrichten der Zynq Plattform und Software Konfigurieren der MATLAB Umgebung Testen der Verbindung zur Zynq Hardware
Einführung zum Embedded Coder und HDL Coder	Ziel: Konfigurieren von Simulink-Modellen zum Generieren und Interpretieren von Embedded und HDL Code. Aufbau einer eingebetteten Applikation Codegenerierung für Echtzeitsysteme (Embedded-Real-Time) Codemodule Datenstrukturen im generierten Code Konfigurieren eines Modells für die HDL Code Erzeugung Einsetzen des HDL Workflow Advisors
Erzeugen und Verwenden eines IP Cores	Ziel: Mit Hilfe des HDL Workflow Advisors ein Simulink Modell konfigurieren, HDL und C Code erzeugen und auf der Zynq Plattform implementieren. Konfigurieren eines Subsystems für Programmable Logic (PL) Einstellen der Zielschnittstelle und Peripherie Erzeugen des IP Cores und dessen Integration Erstellen und Implementieren des FPGA-Bitstreams Erstellen und Implementieren eines Software Interface-Modells Einstellen von Parametern während einer External Mode Simulation
Benutzen der AXI4 Schnittstelle	Ziel: Einsetzen verschiedener AXI Schnittstellenkonfigurationen, um Daten zwischen dem Processing System und der Programmable Logic auszutauschen. Überblick zur AXI Schnittstelle AXI4-Lite Anwendungen Benutzen von AXI4-Stream Überlegungen bezüglich AXI4 Leistung
Processor-in-the-Loop Verifikation	Ziel: Processor-in-the-Loop benutzen, um Algorithmen auf der Zynq Plattform während deren Laufzeit zu verifizieren und diese Laufzeiten zu messen. Arbeiten mit Processor-in-the-loop (PIL) auf der Zynq Plattform PIL Verifikation bei Modellreferenzen Laufzeitmessung mit PIL Überlegungen zu PIL

Tag 2 von 2
Datenschnittstelle bei Echtzeitanwendungen	Ziel: Gewährleisten des Datenaustauschs zwischen Simulink und der Echtzeitanwendung auf der Zynq Plattform mit Hilfe der User-Datagram-Protocol Schnittstelle. Überblick über die Datenschnittstelle UDP Konfigurieren des UDP-Blocks für Datenaustausch Synchronisierung der Daten zwischen Simulink und Zynq Benutzen von AXI4-Stream als Datenschnittstelle Designunterteilung Überlegungen zur Datenschnittstelle
Entwickeln von Gerätetreibern	Ziel: Entwickeln von Gerätetreibern zur Integration von Peripherie auf dem Zynq Processing System. Ablauf bei der Entwicklung von Gerätetreibern Einsatz des Legacy Code Tools Verknüpfen zur GPIO Schnittstelle Cross-Compiling von Gerätetreiberkomponenten
Benutzerdefiniertes Referenz Design	Ziel: Erzeugen wiederverwendbarer IP-Cores für Vivado und Registrieren eines benutzerdefinierten Referenz Designs. Gründe für ein benutzerdefiniertes Referenz Design Erzeugen wiederverwendbarer IP-Cores für Vivado Referenz Design Überblick Anpassen eines Referenz Designs Registrieren von Board und Referenz Design

Termin garantiert

Bei Anmeldung für einen dieser Kurse ist sichergestellt, dass der Kurs zum angegebenen Termin stattfindet und nicht verschoben oder storniert wird.

Kursprogramm

Ergebnisse 1 - 4 von 4

Datum	Ort	Sprache	Preis
28. Jun 2022 - 01. Jul 2022	Virtuell 9:00 am - 2:00 pm Sommerzeit USA Pazifik	Englisch	USD 1,500
13. Sep 2022 - 16. Sep 2022	Virtuell 9:00 am - 2:00 pm Sommerzeit USA Ost	Englisch	USD 1,500
18. Okt 2022 - 21. Okt 2022	Virtuell 9:00 am - 2:00 pm Sommerzeit USA Pazifik	Englisch	USD 1,500
06. Dez 2022 - 09. Dez 2022	Virtuell 9:00 am - 2:00 pm Standardzeit USA Ost	Englisch	USD 1,500

Ergebnisse 1 - 4 von 4

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