HDL Coder

Neuerungen

Erfahren Sie mehr über neue Produkteigenschaften.


Version 3.10 aus Release 2017a enthält die folgenden Erweiterungen:

  • For-Each-Subsysteme: Reduzierung der Blockreplikation und Verbesserung der Wiederverwendung von Code in Entwürfen für die HDL-Generierung
  • Datentypunterstützung für AXI4-Slave: Abbildung von Gleitkomma- und Vektorsignalen auf AXI4-Slave-Schnittstellen bei der IP-Core-Generierung
  • Bibliothek von HDL-Gleitkommaoperationen: leichtes Auffinden zusätzlicher und vorhandener Gleitkommablöcke mit einfacher Genauigkeit, die für die Generierung von HDL-Code unterstützt werden
  • Inkrementelle Vivado-Synthese: Aktivierung des IP-Caching für eine schnellere Synthese von Xilinx Vivado-Referenzentwürfen
  • ​HDL-optimierte Filter: Modellierung und Generierung optimierter Hardwareimplementierungen für FIR-Filter (erfordert DSP System Toolbox)​
  • ​HDL-Channelizer-Block und -Systemobjekt: Isolation der Schmalbandkanäle von einem Breitbandsignal und Generierung von HDL mit effizienter Verwendung von Multiplizierern (erfordert DSP System Toolbox)​
  • Gigasample per Second (GSPS) Signalverarbeitung: Erhöhung des Durchsatzes von FIR-Dezimierungsalgorithmen mithilfe von rahmenbasierten Eingängen
  • Native Gleitkomma-Testbench: Generierung von Testbenches für SystemVerilog DPI, Co-Simulation und FPGA-in-the-Loop mit Datentypen mit einfacher Genauigkeit (erfordert HDL Verifier)

Ausführliche Details hierzu finden Sie in den Release Notes.

Version 3.9 aus Release 2016b enthält die folgenden Erweiterungen:

  • Native Gleitkommaünterstützung: Zielunabhängigen synthetisierbaren RTL-Code aus Gleitkommamodellen mit einfacher Genauigkeit generieren
  • Adaptives Pipelining: Synthesetool und Zieltaktfrequenz für das automatische Einfügen von Pipelinestufen und Taktausgleichsstufen bestimmen
  • Logic Analyzer: Zustandsübergänge und Zustände im zeitlichen Verlauf für Simulink-Signale visualisieren, messen und analysieren

Ausführliche Details hierzu finden Sie in den Release Notes.

Version 3.8 aus Release 2016a enthält die folgenden Erweiterungen:

  • Wahl des Simulationsverhaltens für klassisches Simulink oder synchrone Hardware (Synchronous Subsystem Toggle): Anhand eines State-Control-Blocks Aktivierungs- und Wiederherstellungsverhalten für einen sauberen HDL-Code spezifizieren
  • Signalverarbeitung Gigasample per Second (GSPS): Durchsatz von HDL-optimierten FFT- und IFFT-Algorithmen mit Frame-Eingabe erhöhen
  • Hartes Gleitkomma-IP-Targeting: HDL generieren, um Gleitkomma-Einheiten mit benutzerdefinierter Zielfrequenz in Intel Arria 10 einzuspielen
  • Verbesserungen der Ressourcenfreigabe: Multiplikatoren freigeben und zu Operationen mit verschiedenen Datentypen gelangen
  • Schnellere Testbench-Generierung und HDL-Simulation: Mit HDL-Verifier SystemVerilog-DPI-Testbenches für große Datensätze generieren

Ausführliche Details hierzu finden Sie in den Release Notes.

Version 3.6.1 aus Release 2015aSP1 enthält Fehlerbehebungen.

Ausführliche Details hierzu finden Sie in den Release Notes.

Version 3.7 aus Release 2015b enthält die folgenden Erweiterungen:

  • Veränderliche Parameter: Abbilden auf AXI4-Schnittstellen, um die Parameteränderung während der Laufzeitdurch integrierte Software auf dem ARM-Prozessor zu ermöglichen
  • Erweiterte Busunterstützung: Generieren von HDL für enabled und getriggerte Subsysteme mit Buseingang und für Blackboxes mit Bus-E/A
  • Verbesserung der Ergebnisqualität: Breiteres und effizienteres Streamen und Freigeben von Ressourcen
  • Modellargumente: Parametrieren von Modellreferenzblockinstanzen
  • End-to-End-Skripterstellung von Entwurf bis hin zu IP Core Generation, FPGA Turnkey und generischen ASIC/FPGA-Workflows

Ausführliche Details hierzu finden Sie in den Release Notes.

Version 3.6 aus Release 2015a enthält die folgenden Erweiterungen:

  • Unterstützung von Mac OS X-Plattform
  • Schätzung von kritischen Pfaden ohne Ausführung von Synthese
  • AXI4-Stream-Schnittstellenerzeugung für Xilinx Zynq IP-Kern
  • Benutzerdefinierter Referenzentwurf und benutzerdefinierte Unterstützung für SoC-Platine
  • Lokalisierte Kontrolle durch Pragmas für Pipelining, Loop-Streaming und Loop-Abwicklung in MATLAB-Code
  • Unterstützung von Bildverarbeitung, Video und Designs für maschinelles Sehen in der neuen Vision HDL Toolbox

Ausführliche Details hierzu finden Sie in den Release Notes.