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Simulink Design Verifier

Identifizieren von Entwurfsfehlern, Generieren von Testfällen und Verifizieren von Entwürfen anhand der Anforderungen

Simulink Design Verifier™ verwendet formale Methoden, um versteckte Design-Fehler in Modellen ohne umfangreiche Simulationsläufe zu identifizieren. Er erkennt Blöcke im Modell, die zu Integerüberlauf, toter Logik, Array-Zugriffsverletzungen, Division durch Null und Verletzungen der Anforderung führen. Für jeden Fehler erzeugt er einen Simulationstestfall für Debugging.

Simulink Design Verifier generiert Testfälle für Modellabdeckung und benutzerdefinierte Ziele. Außerdem können Sie vorhandene Testfälle vergrößern und erweitern. Diese Testfälle treiben Ihr Modell an, um die Abdeckungsziele Bedingung, Entscheidung, geänderte Bedingung/Entscheidung (modified condition/decision, MCDC) und benutzerdefinierte Abdeckungsziele zu erreichen.

Das Modellschnitt-Tool in Simulink Design Verifier isoliert problematisches Verhalten in einem Modell unter Verwendung einer Kombination aus dynamischer und statischer Analyse. Sie können funktionale Abhängigkeiten von Ports, Signalen und Blöcken hervorheben und nachverfolgen und ein großes Modell in kleinere, eigenständige Modelle für die Analyse unterteilen. Sie können Blöcke sehen, die einen Subsystemausgang beeinflussen und einen Signalverlauf über mehrere Schalter und Logiken nachverfolgen.

Die Unterstützung von Branchenstandards ist erhältlich über IEC Certification Kit (für ISO 26262 und IEC 61508) und DO Qualification Kit (für DO-178).

Elektrisch und funktional sichere Antriebssysteme mit...

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Paul Urban

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von Paul Urban, Simulink Design Verifier Technischer Experte